CN115453849A - 一种高精度捕获电路及捕获方法 - Google Patents

Abstract

本发明提供一种高精度捕获电路及捕获方法，所述电路包括工作时钟、延迟链、捕获单元；捕获单元包括：异步事件驱动的电平、寄存器组，工作时钟经过每级输出延迟后连接到寄存器组的时钟端采样异步事件驱动的电平；异步事件驱动的电平连接到所述寄存器组的D端，当异步事件驱动的电平翻转和驱动寄存器组的时钟满足建立保持时间时，寄存器D端的输入被采样到寄存器的Q端输出；寄存器组采样结果送到加法器求和，得到异步事件和满足建立保持时间所需的工作时钟延迟级数。本发明可对异步事件进行捕获，并计算出高精度的时间差，还具有自动校准功能，当环境温度发生变化时仍能精确工作；当应用场景不需要使用该电路功能时方便关断供电，从而实现低功耗。

Description

一种高精度捕获电路及捕获方法

技术领域

本发明涉及集成电路ASIC设计技术领域，具体而言，涉及一种高精度捕获电路及捕获方法。

背景技术

若要得到两个异步事件之间的时间差，则需要捕获电路采样异步事件驱动电平翻转的边沿，然后以工作时钟为基准计数，当捕获到下次异步事件驱动电平翻转的边沿，则停止计数，根据计数来得到两次事件的时间差，推算周期。

但是，异步事件驱动电平翻转的边沿被捕获电路采样，需要进行两级同步，且异步事件驱动的电平翻转和同步电路的第一级时钟的相位关系是不固定的。所以计算的时间差会有一些误差。对于高精度的应用场合则无法满足相关技术要求。

发明内容

鉴于此，本发明的目的在于采用delay chain(延迟链)将捕获电路的工作时钟进行逐级延迟，然后用逐级延迟的时钟来采样异步事件，根据采样结果判断出异步事件和捕获电路工作时钟的相位关系，从而计算出高精度的时间差。

本发明利用标准延迟单元(clock buffer)首尾相连搭建delay chain(延迟链)，利用delay chain(延迟链)和寄存器组构成自校验电路和高精度捕获电路。

本发明提供一种高精度捕获电路，包括：工作时钟、延迟链、捕获单元；所述延迟链由多级延迟单元首尾相连搭建构成；

所述捕获单元包括：异步事件驱动的电平、寄存器组、加法器adder，所述工作时钟经过所述延迟链每级输出延迟后连接到所述寄存器组的时钟端采样所述异步事件驱动的电平；所述异步事件驱动的电平连接到所述寄存器组的D端；寄存器的Q端与加法器连接。

进一步地，所述高精度捕获电路还包括自校验电路，所述自校验电路包括采样寄存器、数据选择器MUX、状态机state machine、计数器counter、校准结果寄存器calibration result，所述计数器counter的输出端与所述校准结果寄存器calibrationresult连接，所述工作时钟与所述采样寄存器的时钟端连接，每级延迟单元的输出端与所述数据选择器连接；经过所述延迟链延迟后的工作时钟与所述采样寄存器的D端连接，所述采样寄存器的Q端与所述状态机连接；

所述自校验电路用于选择将所述工作时钟经过几级延迟单元输出。

进一步地，所述自校验电路上电复位后的计数器counter的值为0。

本发明还提供一种高精度捕获方法，应用于上述所述的高精度捕获电路，包括以下步骤：

S1、通过自校验电路对延迟链进行自校验，计算出每个延迟单元在当前工作条件下的延迟；

S2、通过采用寄存器对经过延迟的工作时钟采样，根据采样寄存器的值状态机进行跳转，控制计数器的值；

S3、所述自校验完毕后，状态机给出完成信号，进入S4步骤；

S4、当异步事件驱动的电平翻转和驱动寄存器组的时钟满足建立保持时间时，寄存器D端的输入被采样到寄存器的Q端输出；

S5、寄存器组采样结果送到加法器求和，得到异步事件和满足建立保持时间所需的工作时钟延迟级数。

进一步地，所述控制计数器的值的方法包括：状态机根据采样寄存器的值跳转，以控制所述计数器counter是自加1还是归0不动，同时判断采样到时钟边沿时，将计数器counter的值锁存到校准结果calibration result寄存器；

将计数器的值锁存到校准结果寄存器以用于后续计算。

进一步地，所述S4步骤的所述寄存器D端的输入被采样到寄存器的Q端输出的情况包括：当异步事件发生时，异步事件驱动的电平由低变高，如所述寄存器组中的寄存器单元的驱动时钟和电平变化不满足建立保持时间，则采样输出不定。

进一步地，所述S4步骤的所述寄存器D端的输入被采样到寄存器的Q端输出的情况还包括：如寄存器组中的寄存器单元的驱动时钟和电平变化满足建立保持时间，则输出为0或者1。

进一步地，所述S5步骤之后还包括：计算得到异步事件和工作时钟的相位差。

与现有技术相比，本发明的有益效果是：

本发明高精度捕获电路采用纯数字电路实现，可以对异步事件进行捕获，并计算出高精度的时间差，该电路还具有自动校准功能，当环境温度发生变化时，该电路仍能精确地工作；由于是全数字电路实现，当应用场景不需要使用该电路功能时，方便关断供电，从而实现了低功耗。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。

在附图中：

图1为本发明实施例延迟链的原理图；

图2为本发明实施例自校验电路的原理图；

图3为本发明实施例高精度捕获电路的原理图；

图4为本发明高精度捕获方法的流程图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

在本公开使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本公开可能采用术语第一、第二、第三来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本公开范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

本发明实施例提供一种高精度捕获电路，参见图1、3所示，包括：

工作时钟、延迟链、捕获单元；所述延迟链由多级延迟单元首尾相连搭建构成；

所述捕获单元包括：异步事件驱动的电平、寄存器组、加法器adder，所述工作时钟经过所述延迟链每级输出延迟后连接到所述寄存器组的时钟端采样所述异步事件驱动的电平；所述异步事件驱动的电平连接到所述寄存器组的D端；寄存器的Q端与加法器连接。

所述高精度捕获电路还包括自校验电路，参见图2所示，所述自校验电路包括采样寄存器、数据选择器MUX、状态机state machine、计数器counter、校准结果寄存器calibration result，所述计数器counter的输出端与所述校准结果寄存器calibrationresult连接，所述工作时钟与所述采样寄存器的时钟端连接，每级延迟单元的输出端与所述数据选择器连接；经过所述延迟链延迟后的工作时钟与所述采样寄存器的D端连接，所述采样寄存器的Q端与所述状态机连接；

所述自校验电路用于选择将所述工作时钟经过几级延迟单元输出。

所述自校验电路上电复位后的计数器counter的值为0。

本发明实施例还提供一种高精度捕获方法，应用于上述所述的高精度捕获电路，参见图4所示，包括以下步骤：

S1、通过自校验电路对延迟链进行自校验，计算出每个延迟单元在当前工作条件下的延迟；

S2、通过采用寄存器对经过延迟的工作时钟采样，根据采样寄存器的值状态机进行跳转，控制计数器的值；

所述控制计数器的值的方法包括：状态机根据采样寄存器的值跳转，以控制所述计数器counter是自加1还是归0不动，同时判断采样到时钟边沿时，将计数器counter的值锁存到校准结果寄存器calibration result；

将计数器的值锁存到校准结果寄存器以用于后续计算；

S3、所述自校验完毕后，状态机给出完成信号，进入S4步骤；

S4、当异步事件驱动的电平翻转和驱动所述寄存器组的时钟满足建立保持时间时，寄存器D端的输入被采样到寄存器的Q端输出；

所述寄存器D端的输入被采样到寄存器的Q端输出的情况包括：当异步事件发生时，异步事件驱动的电平由低变高，如所述寄存器组中的寄存器单元的驱动时钟和电平变化不满足建立保持时间，则采样输出不定；

如寄存器组中的寄存器单元的驱动时钟和电平变化满足建立保持时间，则输出为0或者1；

S5、寄存器组采样结果送到加法器求和，得到异步事件和满足建立保持时间所需的工作时钟延迟级数。

所述S5步骤之后还包括：计算得到异步事件和工作时钟的相位差。

实施例

设工作时钟100Mhz，周期10ns。以clk_1表示经过第一级delay cell(延迟单元)后的时钟输出，同理用clk_200表示第200级delay cell(延迟单元)后的时钟输出。当工作时钟采样clk_1到clk_50的结果都是0，而采样值从clk_51开始到clk_100的值为1，采样到clk_101的值为0.那么可以判断100Mhz的工作时钟，经过100级delay cell(延迟单元)可以和原有时钟相位重回。那么100级delay cell(延迟单元)的延迟为10ns。对应到每一级delay cell(延迟单元)在当前工作环境下的延迟为100ps。这时，counter也就是100，状态机会把这个值锁存到calibration result寄存器。自校验完成。

设经过自校验后，计算出的每级delay cell(延迟单元)在当前工作环境下的延迟为100ps。将这100级delay cell(延迟单元)的每级时钟输出连到寄存器组上，发现第45级时钟后所驱动的寄存器采样到的值都是1，那么就可以得出异步事件发生时间与工作时钟相位差55(100-45＝55)级delay cell(延迟单元)为5.5ns。设以同样方法得到下次异步事件发生时间与工作时钟相位差15级delay cell(延迟单元)为1.5ns，两次异步事件间以工作时钟计数为10，那么经过高精度的计算是10*10+5.5-1.5＝104ns。若没有高精度的电路，则计算结果就是10*10＝100ns。

本发明实施例高精度捕获电路采用纯数字电路实现，可以对异步事件进行捕获，并计算出高精度的时间差，将精度从1-5ns提高到100-200ps(不同的工艺制程，最终的精度值不同)。该电路还具有自动校准功能，当环境温度发生变化时，该电路仍能精确地工作；由于是全数字电路实现，当应用场景不需要使用该电路功能时，方便关断供电，从而实现了低功耗。

至此，已经结合附图所示的优选实施方式描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征做出同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。

以上所述仅为本发明的优选实施例，并不用于限制本发明；对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、同替换、改进，均应包含在本发明的保护范围之内。

Claims (8)

1.一种高精度捕获电路，其特征在于，包括：工作时钟、延迟链、捕获单元；所述延迟链由多级延迟单元首尾相连搭建构成；

所述捕获单元包括：异步事件驱动的电平、寄存器组、加法器，所述工作时钟经过所述延迟链每级输出延迟后连接到所述寄存器组的时钟端采样所述异步事件驱动的电平；所述异步事件驱动的电平连接到所述寄存器组的D端；寄存器的Q端与加法器连接。

2.根据权利要求1所述的高精度捕获电路，其特征在于，还包括自校验电路，所述自校验电路包括采样寄存器、数据选择器、状态机、计数器、校准结果寄存器，所述计数器的输出端与所述校准结果寄存器连接，所述工作时钟与所述采样寄存器的时钟端连接，每级延迟单元的输出端与所述数据选择器连接；经过所述延迟链延迟后的工作时钟与所述采样寄存器的D端连接，所述采样寄存器的Q端与所述状态机连接。

3.根据权利要求2所述的高精度捕获电路，其特征在于，所述自校验电路上电复位后的计数器的值为0。

4.一种高精度捕获方法，应用于权利要求1-3任一项所述的高精度捕获电路，其特征在于，包括以下步骤：

S1、通过自校验电路对延迟链进行自校验，计算出每个延迟单元在当前工作条件下的延迟；

S2、通过采用寄存器对经过延迟的工作时钟采样，根据采样寄存器的值状态机进行跳转，控制计数器的值；

S3、所述自校验完毕后，状态机给出完成信号，进入S4步骤；

S4、当异步事件驱动的电平翻转和驱动寄存器组的时钟满足建立保持时间时，寄存器D端的输入被采样到寄存器的Q端输出；

S5、寄存器组采样结果送到加法器求和，得到异步事件和满足建立保持时间所需的工作时钟延迟级数。

5.根据权利要求4所述的高精度捕获方法，其特征在于，所述控制计数器的值的方法包括：状态机根据采样寄存器的值跳转，以控制所述计数器是自加1还是归0不动，同时判断采样到时钟边沿时，将计数器的值锁存到校准结果寄存器。

6.根据权利要求4所述的高精度捕获方法，其特征在于，所述S4步骤的所述寄存器D端的输入被采样到寄存器的Q端输出的情况包括：当异步事件发生时，异步事件驱动的电平由低变高，如所述寄存器组中的寄存器单元的驱动时钟和电平变化不满足建立保持时间，则采样输出不定。

7.根据权利要求4所述的高精度捕获方法，其特征在于，所述S4步骤的所述寄存器D端的输入被采样到寄存器的Q端输出的情况还包括：如寄存器组中的寄存器单元的驱动时钟和电平变化满足建立保持时间，则输出为0或者1。

8.根据权利要求4所述的高精度捕获方法，其特征在于，所述S5步骤之后还包括：计算得到异步事件和工作时钟的相位差。

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