CN115441856A - 一种支持分压逻辑的迟滞比较电路及方法 - Google Patents
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Abstract
一种支持分压逻辑的迟滞比较电路，其特征在于：所述电路包括电源分压单元和迟滞比较单元；其中，所述电源分压单元，与芯片电源电压、所述迟滞比较单元分别连接，用于基于芯片电源电压生成稳定的分压，并输入至所述迟滞比较单元中；所述迟滞比较单元，与所述电源分压单元连接，用于基于接收到的所述电源分压单元的稳定的分压实现迟滞比较功能，并输出触发信号。本发明方案，能够在电源电压大范围浮动时仍保证施密特触发器的双阈值比较逻辑，扩展了施密特触发器的应用范围，实现方式简便，电路结构简单，耗电量小，占用芯片面积少。
Description
技术领域
本发明涉及集成电路，更具体地，涉及一种支持分压逻辑的迟滞比较电路及方法。
背景技术
现有技术中，施密特触发器可以基于其具有的双阈值迟滞比较特性，而将模拟信号的波形整形为数字电路能够处理的方波波形，因此被广泛地应用于波形整形电路中。其迟滞特性还可用于抗干扰和实现多谐振荡器。因此，目前施密特触发器在各类集成电路中得到了广泛的应用。
然而，现有技术中的施密特触发器，其输出逻辑受到芯片电源电压的影响，因此对于芯片电源电压的浮动范围具有严格要求。当芯片的电源电压较大时，其浮动范围相应的也较大，从而导致施密特触发器无法正常进行双阈值的判断。
因此，亟需一种能够支持分压逻辑的迟滞比较方法，能够在具有高电压的芯片中也同时实现施密特触发器判断逻辑。
发明内容
为解决现有技术中存在的不足，本发明的目的在于，提供一种支持分压逻辑的迟滞比较电路，通过将电源分压单元与迟滞比较单元连接，从而实现了基于稳定的分压生成迟滞比较触发信号。
本发明采用如下的技术方案。
本发明第一方面，涉及一种支持分压逻辑的迟滞比较电路，其中，电路包括电源分压单元和迟滞比较单元；其中，电源分压单元，与芯片电源电压、迟滞比较单元分别连接，用于基于芯片电源电压生成稳定的分压，并输入至迟滞比较单元中；迟滞比较单元，与电源分压单元连接，用于基于接收到的电源分压单元的稳定的分压实现迟滞比较功能，并输出触发信号。
优选地，电源分压单元的输出端与迟滞比较单元的高电压端连接，用于为迟滞比较单元提供稳定的电源分压。
优选地，电源分压单元为用于生成次级电源电压的次级稳压器。
优选地，芯片电源电压处于1.3V至12V之间变化，次级电源电压稳定于1.2V。
优选地，迟滞比较单元为施密特触发器。
优选地，施密特触发器的高电平最低门限电压为0.78V，低电平最高门限电压为0.42V。
优选地，电源分压单元包括误差放大器EA、PMOS管Mp，电流源和电容；其中，误差放大器的负相输入端与参考电压Vref连接，正向输入端与电流源的一端连接，高电压端接入芯片电源电压，输出端与PMOS管Mp的栅极连接；PMOS管Mp的源极接入芯片电源电压，漏极分别于电流源、放大器的正向输入端、电容的一端连接，以生成用于施密特触发器高电压端的分压电压Vreg；电流源的另一端、所述电容的另一端均接地。
本发明第二方面，涉及一种支持分压逻辑的迟滞比较方法，方法采用如本发明第一方面中的一种支持分压逻辑的迟滞比较电路。
本发明的有益效果在于，与现有技术相比，本发明中一种支持分压逻辑的迟滞比较电路，能够在具有较高电压且电压浮动范围较大的芯片中仍然实现施密特触发器的双阈值比较逻辑，从而扩展了施密特触发器的应用范围，降低了施密特触发器在应用过程中对于电源电压浮动范围的要求，并且无需对施密特触发器的内部结构进行修改，实现方式简便，整个电路结构简单，耗电量小，占用芯片面积少。
本发明的有益效果还包括：
1、电源分压单元中，误差放大器可以基于电源分压单元生成的参考电压Vref实现PMOS管Mp的导通，并稳定的生成分压电压Vreg。该电路结构简单、耗电量小，输出的分压电压会基于误差放大器的反馈实现自动调节，因此输出非常稳定。
2、在本发明的一个实施例中，可以确保在电源电压处于1.8V和5.5V之间的任何范围内变化，施密特触发器都能够实现较低电压，例如1.2V的输出逻辑的准确性，有效地扩大了施密特触发器的利用范围。另外，本发明中的电路能够适用于更宽的电源电压范围。例如，本发明中的电源分压单元能够接收从1.3V到40V之间的电源电压，并输出稳定于1.2V左右的参考电压。因此，当电源电压在1.3V到40V之间变动时，均可以确保1.2V输出逻辑的施密特触发器的正常工作状态。
附图说明
图1为本发明现有技术中一种迟滞比较电路的连接关系示意图；
图2为本发明现有技术中一种迟滞比较电路的电路结构示意图；
图3为本发明一种支持分压逻辑的迟滞比较电路的逻辑框图；
图4为本发明一种支持分压逻辑的迟滞比较电路的电路连接示意图；
图5为本发明一种支持分压逻辑的迟滞比较电路中电源分压单元的电路连接示意图。
具体实施方式
下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。
图1为本发明现有技术中一种迟滞比较电路的连接关系示意图。图2为本发明现有技术中一种迟滞比较电路的电路结构示意图。如图1和图2所示，本发明中的迟滞比较电路，可以采用现有技术中通常使用的施密特触发器。具体来说，如图所示，施密特触发器的输入端电压为Vin，输出端电压为Vout，其MOS管相互连接，且高电压端通常与电源电压Vdd直接连接，低电压端接地GND。当芯片的电源电压较大时，可以相应的设置施密特触发器中各个MOS管的参数，从而使得其具备的高电平的最低门限电压VIH和低电平的最高门限电压VIL能够与电源电压呈一定的比例。
然而，当电源电压不够稳定时，电源电压的浮动范围受到其所接入的负载状态的影响可能较为严重。例如，当电源电压为5.5V左右时，随着负载状态或其他因素导致的改变，电源实际的供电电压会在1.8V至5.5V之间浮动变化。按照施密特触发器的设计逻辑，例如设计芯片的高电平最低门限电压VIH为65％的电源电压，低电平最高门限电压VIL为35％的电源电压。需要注意的是，当电源实际的供电电压在1.8V时，有VIH＝1.17V，有VIL＝0.63V。当电源实际的供电电压在5.5V时，VIH＝3.575V，有VIL＝1.925V。
可以对这种情况进行考量，当电源电压为5.5V时，为了保证输出满足1.2V的逻辑，考虑VIH<1.2V*65％＝0.78V≈5.5V*14％，即此时VIH应当小于电源电压的14％。因此，应当以14％为高电平参数选用施密特触发器内部合适的MOS管。当电源电压为1.8V时，为了保证1.2V的逻辑，要使得VIL>1.2V*35％＝0.42V≈1.8V*23％。此时，应当以23％为低电平参数选用施密特触发器内部合适的MOS管。这使得高低电平的参数出现矛盾，可见当电源电压在1.8V和5.5V之间浮动时，即使将常规的施密特触发器进行改造，也无法实现正确的输出逻辑。
为了使得在高电源电压的芯片中继续使用本发明中的支持分压逻辑的迟滞比较电路，可以考虑采用电源分压单元的方法实现施密特触发器高电压端具有稳定的电压。
图3为本发明一种支持分压逻辑的迟滞比较电路的逻辑框图。图4为本发明一种支持分压逻辑的迟滞比较电路的电路连接示意图。如图3、图4所示，一种支持分压逻辑的迟滞比较电路100，电路包括电源分压单元101和迟滞比较单元102；其中，电源分压单元101，与芯片电源电压、迟滞比较单元102分别连接，用于基于芯片电源电压生成稳定的分压，并输入至迟滞比较单元102中；迟滞比较单元102，与电源分压单元101连接，用于基于接收到的电源分压单元101的稳定的分压实现迟滞比较功能，并输出触发信号。
优选地，电源分压单元的输出端与迟滞比较单元的高电压端连接，用于为迟滞比较单元提供稳定的分压。本发明中，可以采用具有1.2V输出电压的现有技术中通常使用的低压差线性稳压器(LDO，Low Dropout Regulator)作为电源分压单元。同时，也可以采用现有技术中的多种方法实现本发明中的迟滞比较单元。优选地，电源分压单元为用于生成次级电源电压的次级稳压器。该稳压器能够在电源电压大幅浮动的过程中生成稳定的次级稳压电压，可以选用合理的参数将该次级稳压电压设置为施密特触发器所需要的器件电压，例如1.3V至40V。
具体来说，现有技术中存在多种低压差线性稳压器。例如，专利公开文本CN111414035A中公开了一种具有宽输入电压范围的低压差线性稳压器，该稳压器能够支持5V至42V的输入电压，同时输出电压为4倍左右的参考电压。本发明中可以根据施密特触发器的逻辑，确定低压差线性稳压器的型号，所有能够将输出电压稳定在1.2V左右的低压差线性稳压器均可以应用于本发明的技术方案中。
优选地，芯片电源电压处于1.3V至40V之间变化，次级稳压电压稳定于1.2V。通常来说，为了充分实现施密特触发器的功能，又保证电路具有较小的能耗，可以考虑设置施密特触发器的逻辑为1.2V，从而设置次级稳压器的输出稳定在1.2V。与上文实施例中所述的芯片电源电压在1.8V至5.5V之间变化的逻辑相同，基于电源分压单元预先实现的分压，可以使得即便电源电压在很高或很低的状态时。采用现有技术中广泛使用的具有宽输入电压范围的低压差线性稳压器，仍然能够满足输出电压尽在1.2V附近很小的范围内浮动，也就是将输出稳定在1.2V上。
优选地，迟滞比较单元为施密特触发器。在本发明中，除了选用施密特触发器，还可以根据电路的实际功能，选择其他的迟滞比较电路。
优选地，施密特触发器的高电平门限为0.78V，低电平门限为0.0.42V。在本发明中，为了实现1.2V的电路逻辑，可以考虑设置高电平最低门限电压和低电平最高门限电压与电源电压的比例分别为65％和35％。根据这一内容可知，可以设计施密特触发器的高电平最低门限电压为0.78V，低电平最高门限电压为0.42V。
图5为本发明一种支持分压逻辑的迟滞比较电路中电源分压单元101的电路连接示意图。如图5所示，优选地，电源分压单元包括误差放大器EA、PMOS管Mp，电流源和电容；其中，误差放大器的负相输入端与参考电压Vref连接，正向输入端与电流源的一端连接，高电压端接入芯片电源电压，输出端与PMOS管Mp的栅极连接；PMOS管Mp的源极接入芯片电源电压，漏极分别于电流源、放大器的正向输入端、电容的一端连接，以生成用于施密特触发器高电压端的分压电压Vreg；电流源的另一端、所述电容的另一端均接地。
可以理解的是，在本发明一实施例中，可以采用图5中所述的结构实现电源分压单元。其中，该电源分压单元生成的稳定电压并作为施密特触发器的参考电压Vref，用于执行误差比较并通过放大器的负反馈回路，生成稳定的分压电压Vreg。该电压Vreg通常来说具有驱动能力，可以作为迟滞比较器等元件的器件电源。因此，本发明中采用了这一电路结构实现了施密特触发器高电压端的稳定的器件电压。
电源分压单元中，误差放大器可以基于电源分压单元生成的稳定电压作为施密特触发器的参考电压Vref实现PMOS管Mp的导通，并稳定的生成分压电压Vreg。该电路结构简单、耗电量小，输出的分压电压会基于误差放大器的反馈实现实时的自动调节，因此输出非常稳定，可以为本发明中的施密特触发器带来良好的工作状态。
本发明第二方面，涉及一种支持分压逻辑的迟滞比较方法，能够采用如本发明第一方面中所述的一种支持分压逻辑的迟滞比较电路。
本发明的有益效果在于，与现有技术相比，本发明中一种支持分压逻辑的迟滞比较电路，能够在具有较高电压且电压浮动范围较大的芯片中仍然实现施密特触发器的双阈值比较逻辑，从而扩展了施密特触发器的应用范围，降低了施密特触发器在应用过程中对于电源电压浮动范围的要求，并且无需对施密特触发器的内部结构进行修改，实现方式简便，整个电路结构简单，耗电量小，占用芯片面积少。
本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。
Claims (8)
1.一种支持分压逻辑的迟滞比较电路，其特征在于：
所述电路包括电源分压单元(101)和迟滞比较单元(102)；其中，
所述电源分压单元(101)，与芯片电源电压、所述迟滞比较单元分别连接，用于基于芯片电源电压生成稳定的分压，并输入至所述迟滞比较单元中；
所述迟滞比较单元(102)，与所述电源分压单元连接，用于基于接收到的所述电源分压单元的稳定的分压实现迟滞比较功能，并输出触发信号。
2.根据权利要求1中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述电源分压单元(101)的输出端与所述迟滞比较单元(102)的高电压端连接，用于为所述迟滞比较单元(102)提供稳定的电源分压。
3.根据权利要求1中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述电源分压单元为用于生成次级电源电压的次级稳压器。
4.根据权利要求3中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述芯片电源电压处于1.3V至40V之间变化，所述次级电源电压稳定于1.2V。
5.根据权利要求4中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述迟滞比较单元为施密特触发器。
6.根据权利要求5中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述施密特触发器的高电平最低门限电压为0.78V，低电平最高门限电压为0.42V。
7.根据权利要求6中所述的一种支持分压逻辑的迟滞比较电路，其特征在于：
所述电源分压单元包括误差放大器EA、PMOS管Mp，电流源和电容；其中，
所述误差放大器的负相输入端与参考电压Vref连接，正向输入端与电流源的一端连接，高电压端接入芯片电源电压，输出端与所述PMOS管Mp的栅极连接；
所述PMOS管Mp的源极接入芯片电源电压，漏极分别于电流源、放大器的正向输入端、电容的一端连接，以生成用于所述施密特触发器高电压端的分压电压Vreg；
所述电流源的另一端、所述电容的另一端均接地。
8.一种支持分压逻辑的迟滞比较方法，其特征在于：
采用如权利要求1-7中任意一项所述的一种支持分压逻辑的迟滞比较电路。
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