CN115428156A - 侧栅半导体-超导体混合器件 - Google Patents

侧栅半导体-超导体混合器件 Download PDF

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Abstract

侧栅半导体‑超导体混合器件。一方面提供了半导体‑超导体混合器件，包括衬底(310)、布置在衬底(310)上的第一半导体部件(312)、布置成能够提供与第一半导体部件进行能级杂化的超导体部件(316)、以及被布置为用于选通第一半导体部件的栅极电极的第二半导体部件(321a)。另一方面提供了一种半导体‑超导体混合器件，包括：衬底；半导体部件，布置在衬底上；栅极电极，用于选通半导体部件；以及超导体部件，能够与半导体部件进行能级杂化；其中栅极电极布置在衬底中的通道中。还提供了制造半导体‑超导体混合器件的方法。

Description

侧栅半导体-超导体混合器件
背景技术
拓扑量子计算基于以下现象，即以“马约拉纳零模式”(MZM)的形式的非阿贝尔任意子可以在半导体耦合到超导体的区域中被形成。非阿贝尔任意子是一种准粒子，意味着本身不是粒子，而是电子液体中的激发，其行为至少部分类似于粒子。MZM是这种准粒子的特定束缚态。在特定条件下，这些状态可以在纳米线中靠近半导体-超导体界面形成，纳米线由一段涂有超导体的半导体形成。当在纳米线中引起MZM时，其称为处于“拓扑状态”。为了引起这种情况，需要磁场，通常是从外部施加的，并且还需要将纳米线冷却到在超导体材料中引起超导行为的温度。它还可能涉及用静电电位选通纳米线的一部分。
通过形成这种纳米线的网络并在网络的某些部分中引入拓扑结构，可以创建量子位(qubit)，可以为量子计算的目的对其进行操作。量子比特或量子位是一种元素，可以在其上执行具有两种可能结果的测量，但在任何给定时间(未测量时)实际上可以处于与不同结果对应的两种状态的量子叠加。
为了引起MZM，将器件冷却到超导体(例如，铝，Al)表现出超导行为的温度。超导体在相邻的半导体中引起邻近效应，由此半导体的靠近与超导体的界面的区域也表现出超导特性。即，在相邻的半导体以及超导体中引起拓扑相行为。正是在半导体的这个区域中形成了MZM。
引起可以形成MZM的拓扑相的另一个条件是施加磁场，以便提升半导体中的自旋简并性。量子系统中的简并性是指不同量子态具有相同能级的情况。解除简并性意味着使这些状态采用不同的能级。自旋简并性是指不同自旋态具有相同能级的情况。自旋简并性可以通过磁场提升，导致不同自旋极化电子之间的能级分裂。这被称为塞曼效应。通常，磁场由外部电磁体施加。然而，US16/246287还公开了一种异质结构，其中在超导体和半导体之间设置一层铁磁绝缘体，以便在内部施加磁场以提升自旋简并性，而不需要外部磁体。给出的铁磁绝缘体的示例包括EuS、GdN、Y3FeO12、Bi3Fe5O12、YFeO3、Fe2O3、Fe3O4、GdN、Sr2CrReO6、CrBr3/CrI3、YTiO3形式的重元素化合物(重元素是铕、钆、钇、铁、锶和铼)。
引起MZM通常还需要用静电电位选通纳米线。使用栅极电极施加静电电位。施加静电电位可控制半导体部件的导带或价带中的电荷载流子的数目。
发明内容
在一个方面，提供了一种半导体-超导体混合器件，包括：衬底；第一半导体部件，被布置在衬底上；超导体部件，被布置成能够与第一半导体部件进行能级杂化；以及第二半导体部件，被布置为用于选通第一半导体部件的栅极电极。另一方面提供了一种制造半导体-超导体混合器件的方法。又一方面提供了半导体部件作为栅极电极的用途，用于在半导体-超导体混合器件中选通另一半导体部件。通过使用半导体部件作为栅极电极，可以在单个步骤中制造混合结构的栅极电极和半导体部件。这可以更容易地相对于彼此定位栅极电极和半导体部件。
一个方面提供了一种半导体-超导体混合器件，包括：衬底；半导体部件，被布置在衬底上；栅极电极，用于选通半导体部件；以及超导体部件，能够与半导体部件进行能级杂化；其中，栅极电极被布置在衬底中的通道中。另一方面提供了一种制造半导体-超导体混合器件的方法。通过将栅极电极布置在衬底中的通道中，衬底可以充当栅极电介质。因为衬底材料将具有比真空更高的介电常数，所以这可以允许提高选通效率。
又一方面提供了一种制造半导体-超导体混合器件的方法，该方法包括：在衬底之上制造栅极电极；在衬底之上形成电介质掩模，电介质掩模具有开口，该开口暴露衬底的部分；通过选择性区域生长在衬底的部分上制造半导体部件；在半导体部件之上制造超导体部件以形成半导体-超导体混合器件；其中栅极电极在半导体部件之前被制造；并且其中栅极电极包括被选择为避免干扰选择性区域生长的栅极材料。
另一方面提供了一种半导体-超导体混合器件，包括：衬底；半导体部件，被布置在衬底上；超导体部件，被布置成能够与半导体部件进行能级杂化；栅极电极，用于选通半导体部件；以及栅极电介质，被布置在栅极电极和半导体部件之间；其中栅极电极的底部与半导体部件的底部横向隔开；并且其中半导体部件的顶部悬垂在栅极电极的至少一部分之上。
提供本发明内容以以简化形式介绍概念的选择，这些概念将在下面的具体实施方式中进一步被描述。本发明内容并非旨在标识所要求保护的主题的关键特征或基本特征，也不旨在用于限制所要求保护的主题的范围。所要求保护的主题也不限于解决本文提到的任何或所有缺点的实施方式。
附图说明
为了帮助理解本公开的实施例并显示可以如何实施这样的实施例，仅以示例的方式参照附图，其中：
图1是根据比较示例的顶栅型半导体-超导体混合器件的示意性截面图；
图2是根据比较示例的侧栅型半导体-超导体混合器件的示意性截面图；
图3是根据本公开的侧栅型半导体-超导体混合器件的第一示例的示意性截面图；
图4是图3的半导体-超导体混合器件的示意性平面图；
图5是概述制造图3和图4所示类型的半导体-超导体混合器件的说明性方法的流程图；
图6是概述操作图3和图4所示类型的半导体-超导体混合器件的说明性方法的流程图；
图7是根据本公开的侧栅型半导体-超导体混合器件的第二示例的示意性截面图；
图8是概述制造图7所示类型的半导体-超导体混合器件的说明性方法的流程图；
图9(a)至图9(c)是示出了在三种不同的半导体-超导体混合器件中作为位置的函数的静电电位的热图；
图10是概述制造用于半导体-超导体混合器件的栅极电极的说明性方法的流程图；
图11(a)至图11(e)是在根据图10的方法的不同阶段获得的工件的示意性截面图；以及
图12是根据示例1制造的器件的扫描电子显微镜SEM显微图。
具体实施方式
如本文所用，动词“包括”用作“包括或由……组成”的简写。换言之，虽然动词“包括”旨在是开放术语，但明确考虑用封闭术语“由……组成”替换该术语，特别是在与化学成分结合使用的情况下。
诸如“顶部”、“底部”、“左”、“右”、“上方”、“下方”、“水平”和“垂直”的方向术语在本文中用于描述方便，并且与图1至图3、图7和图11中所示的方向相关。为避免任何疑问，此术语并非旨在限制器件在外部参考系中的方向。
如本文所用，术语“超导体”是指当冷却至低于材料的临界温度Tc的温度时变得超导的材料。使用该术语并非旨在限制器件的温度。
“纳米线”是具有纳米级宽度和至少100、或至少500、或至少1000的长宽比的细长构件。纳米线的典型示例具有在10至500nm范围内的宽度，可选50至100nm或75至125nm。长度通常为微米量级，例如至少1μm，或至少10μm。
在本公开的上下文中，术语“耦合”是指能级的杂化。
“半导体-超导体混合结构”包括在特定操作条件下能够相互耦合的半导体部件和超导体部件。特别地，该术语指的是能够显示拓扑行为(诸如马约拉纳零模式)的结构，或对量子计算应用有用的其他激发。操作条件通常包括将结构冷却到低于超导体部件的Tc的温度，向结构施加磁场，以及向结构施加静电选通。通常，半导体部件的至少一部分与超导体部件紧密接触，例如超导体部件可以外延生长在半导体部件上。然而，已经提出了具有一个或多个另外的部件的特定器件结构，诸如用于控制半导体部件与超导体部件之间的耦合程度的铁磁绝缘体部件或势垒部件。
除非另有说明，本文报告的所有熔点均在1atm(101kPa)的压力下测量。
除非另有说明，否则相对介电常数ε是在25℃的温度、1kHz的频率和适用的大气压(1atm，101kPa)下测量的。
本文引用的所有文献的内容以引用的方式全部并入本文。
发明人已经观察到，现有的半导体-超导体混合器件的选通方法具有各种缺点。这些缺点将参照图1和图2进行解释。
图1是顶栅半导体-超导体混合器件100的示意性截面图。
器件100包括衬底、半导体-超导体混合结构和选通结构。应当理解，衬底和半导体-超导体混合结构的讨论适用于本文所述的所有器件。
器件100包括衬底110。衬底提供在其上制造另外的部件的基底，并且可以包括晶体材料的晶片。可用作晶片的材料的示例包括磷化铟、砷化镓和锑化镓。尽管这些说明性材料是半导体材料，但它们具有高带隙。在半导体-超导体混合器件的上下文中不使用衬底的任何半传导特性。
半导体-超导体混合结构包括半导体部件112和超导体部件116。
半导体部件112布置在衬底110上。半导体部件通常包括纳米线或纳米线网络。纳米线网络包括两条或更多条纳米线，并且在平面上可以具有分支结构。半导体部件112可以在衬底110上外延生长，例如使用选择性区域生长。
图示的半导体部件112具有大致梯形的截面。然而，截面形状不受特别限制并且可以根据例如选择用于制造半导体部件的工艺和条件而变化。
选择性区域生长使用布置在衬底110上的电介质掩模114来控制半导体部件112生长的位置。如图1所示，电介质掩模114可以保留在完成的器件中。可用作电介质掩模的材料的示例包括氧化硅SiOx、氮化硅SiNx、氧化铝AlOx和氧化铪HfOx。可以存在两个或更多个电介质层。
半导体部件112可以包括III-V族半导体材料，例如式1的材料：
InAsxSb1-x (式1)
其中x在0到1的范围内。换句话说，半导体部件112可以包括锑化铟(x＝0)、砷化铟(x＝1)或三元混合物，该三元混合物包括基于摩尔的50％的铟和可变比例的砷和锑(0<x<1)。
另一类可用作半导体部件的材料是II-VI族半导体材料。II-VI族半导体材料的示例包括碲化铅和碲化锡。
超导体部件116布置在半导体部件112上。半导体部件112和超导体部件116被配置为允许半导体部件112和超导体部件116的耦合。这种耦合允许在特定条件下诱发对量子计算有用的激发。通常，超导体部件116与半导体部件112直接接触。例如，超导体部件116可以在半导体部件112上外延生长。但是，直接接触对于实现耦合不是必需的。已经提出了可以在半导体部件112和超导体部件116之间布置另外的部件(诸如铁磁绝缘体)的器件结构。
超导体的性质没有特别被限制并且可以适当地选择。超导体通常是s波超导体。可以使用本领域已知的任何各种s波超导体。示例包括铝、铟、锡和铅，在某些情况下铝是优选的。在使用铝的实施方式中，超导体部件116可以例如具有在4到10nm范围内的厚度。据报道，厚度在此范围内的铝层与式1的半导体材料耦合得特别好(Winkler等人(PhysicalReview B 99,245408(2019))。
器件100可以包括一个或多个区域，在该区域中在半导体部件112上不存在超导体部件。换言之，超导体部件116不必沿着半导体部件112的全长延伸。
现在将描述器件100的选通结构。器件100是顶栅的，选通由布置在器件100的其他部件的栅极电极120提供。栅极电极的目的通常是在使用期间向半导体部件112施加静电场，以便操纵半导体部件112的导带或价带中的电荷载流子的数量。
在超导体部件116不沿着半导体部件112的全长延伸的示例中，可以根据需要将选通施加到半导体部件112的任何部分。用于对存在超导体部件的半导体部件的区域进行选通的栅极电极可以被称为柱塞栅极。如图1所示的栅极电极120是柱塞栅极。用于对半导体部件的不存在超导体部件的区域进行选通的栅极电极可以称为切割栅极。一种器件可以包括柱塞栅极和切割栅极的组合。
栅极电极和另一个部件之间的电流流动称为泄漏电流。栅极结构通常包括用于防止或减少泄漏电流的栅极电介质。在诸如器件100的顶栅器件中，必须在栅极电极120和器件100的其余部件之间提供电介质材料层118以避免短路。这种器件中的泄漏电流可能取决于各种因素，包括质量，例如，电介质材料层118的纯度和厚度。
已发现半导体-超导体混合器件容易因暴露于高温而损坏。这适用于完成的器件，以及在制造的各个阶段获得的各种工件。器件或工件可以在不损坏的情况下暴露的最高温度称为其热预算。材料的选择是可以影响热预算的因素之一。热预算可以随着制造的进展而改变。例如，热预算在半导体部件制造之前的阶段通常不是限制因素，而在形成半导体-超导体界面之后，热预算可以受到限制。例如，在使用InSb作为半导体材料和铝作为超导体材料的半导体-超导体混合器件中，在制造界面后，热预算可以被限制在40℃甚至更低。
发明人已经发现对电介质材料层118的要求造成了困难。在衬底上布置部件形成阶梯形状，并且难以在这种形状上形成具有一致厚度的电介质层。由于热预算限制，在半导体-超导体混合结构上形成高质量的电介质层具有挑战性。已经发现，半导体-超导体界面随着时间的推移而退化，并且退化的速率随着温度的升高而增加。任何所谓的后制造步骤，即在制造界面后执行的步骤必须在低温(例如，40℃或更低，或25℃或更低)下执行，以避免破坏混合结构。
用于在低温下形成电介质的工艺，例如诸如氮化硅SiNx材料的溅射形成的电介质质量比在高温下进行的工艺(诸如原子层沉积)要差。当使用通过低温工艺形成的电介质时，可以观察到诸如低电压下的泄漏电流、迟滞和俘获电荷等问题。
发明人观察到的又一缺点是在半导体-超导体界面之上布置任何部件，由于材料层中的固有应力而对该界面施加了机械应变。这种机械应力也倾向于使界面退化。机械应力还可以改变半导体-超导体界面处的能带结构，这可能会以不可预测的方式改变器件的行为。
另一个考虑是，当使用顶栅布置时，超导体部件可以屏蔽半导体部件免受静电场的影响。换言之，超导体部件可以阻止静电场到达半导体部件。
作为顶栅的备选，已提出侧栅。图2示出了比较侧栅器件200的示意图。
图2的侧栅器件200包括：衬底210；包括半导体部件212和超导体部件216的半导体-超导体混合结构；和电介质掩模114。这些可以各自如先前参考顶栅器件100所描述的。
侧栅器件200与顶栅器件100的不同之处在于栅极电极220与半导体部件212横向隔开，而不是布置在半导体部件上方。在这种布置中，栅极电极220和半导体部件212之间的距离d1的间隙用作栅极电介质，从而避免了像在顶栅器件中那样需要额外的电介质材料层。
尽管比较示例的侧栅配置避免了与顶栅相关的一些缺点，但挑战仍然存在。空的空间具有非常低的介电常数。半导体-超导体混合器件通常在真空中工作，根据限定，其相对介电常数εR为1。因此需要高栅极电压来对混合器件进行选通。还发现在制造过程中难以准确定位栅极电极，因为需要沿衬底平面中的两个轴对准。结果，必须在栅极电极220和半导体-超导体混合器件的有源部分之间留下至少50nm的间隙。这种间隙进一步降低了选通效率。
本文提供了可以解决早期方法的一个或多个缺点的侧栅半导体-超导体混合器件。
现在将参照图1至图3描述根据本公开的半导体-超导体混合器件300的第一示例。参照图3和图4。图3示出了器件的示意性截面，图4示出了示意性平面图。该示例的器件是超导体-纳米线-法向接触隧道结，也称为SIN或S-NW-N结。本文解释的原理适用于其他类型的半导体-超导体混合器件。
器件300包括衬底310和半导体-超导体混合结构，该半导体-超导体混合结构包括半导体部件312和超导体部件316。半导体-超导体混合结构如之前参照图1所描述的。电介质掩模层314布置在衬底310上。
器件300还包括栅极电极321。图3示出了栅极电极321a之一。栅极电极321a为半导体部件的形式，布置在衬底310的表面上。
栅极电极321a使用与用于控制半导体部件312的生长相同的电介质掩模314在衬底表面310上外延生长。栅极电极321a和半导体部件312因此可以在单个制造步骤中同时生长。半导体部件312和栅极电极321a的相对位置可以因此在制造期间被准确地限定。
栅极电极321a与半导体部件312间隔距离d2。在衬底310的表面处测量距离d2。为了使在给定电压下可以施加到半导体部件312a的静电场的强度最大化，距离d2希望尽可能小，而不允许用于混合结构的半导体部件312和用于栅极电极的半导体部件321a在生长期间合并在一起。距离d2可以是例如至少30nm或至少50nm。这些距离提供了相对大的余量，并且可以使用更小的距离。
在实践中，通过选择性区域生长来生长的部件的边缘可能会稍微悬垂在掩模的边缘之上。假设用于混合结构的半导体部件312和用于栅极电极的半导体部件321a不相互接触并产生短路，这种悬垂可以是有利的。悬垂减小了用于混合结构的半导体部件312和用于栅极电极的半导体部件321a之间的有效距离，从而提高了选通效率。
栅极电极321a和半导体部件312之间的空间用作栅极电介质。换言之，该空间防止电流在栅极电极321a和半导体312之间流动。
电介质掩模314的在栅极电极321a和半导体部件312之间的部分也用作栅极电介质的一部分。电介质掩模314的厚度可以在10到30nm的范围内，例如，15到20nm。半导体部件312和栅极电极321a可以具有在80到100nm范围内的高度。半导体部件312和栅极电极321a的高度的10％到30％可以嵌入电介质掩模314中。
如前所述，电介质掩模314可以包括氧化硅或氮化硅。氧化硅的εR约为3.7，因此是比真空更好的电介质。如将在图9b的讨论中解释的，将栅极电极嵌入掩模中可以提高选通效率。
图3还示出了连接到栅极电极32a1的电连接器322a。电连接器322a的结构没有特别限制。电连接器322a可以包括在器件300的操作条件下不是超导的金属，例如金。备选地，可以使用超导体材料。
通过经由电连接器322a向栅极电极321a施加电荷，可以使栅极电极321a表现得像金属，并且因此可以用于将静电场施加到混合结构的半导体部件312a，即，以选通半导体部件312a。连接器322a和栅极电极321a之间的任何程度的电接触都可以允许这种行为。与金属部件直接用作栅极电极的器件相比，连接器322a相对于半导体-超导体混合结构的精确定位对于实现选通不是必需的，因为栅极电极321a已经精确地定位在衬底上。
在量子计算机设备中，如图4所示的连接器330a、330b附接到混合结构的各个端部。连接器330a、330b的功能是允许将电流和电压施加到混合结构，以便允许测量混合结构的特性。例如，这种测量可以允许读取量子位。用于电极的电连接器322a可以与用于混合结构的连接器330a、320b同时形成。
电连接器，也称为触点，通常由普通导体(例如金属(诸如金))形成。
在图4的器件中，超导体部件316与连接器330b中的一个连接器接触。超导体部件316不沿着半导体部件312的全长延伸，并且与连接器330a中的另一连接器隔开。该器件因此包括在半导体部件312和连接器330a之间的纳米线法向接触结。
图4还示出了可以提供多于一个的栅极电极。本示例包括一对柱塞栅极321a、321b，一个位于半导体部件312的设有超导体部件316的区域的任一侧。在使用中，柱塞栅极用于改变栅极区域中的混合结构的化学势。
该器件还包括一对隧道栅极321c、321d。隧道栅极321c、321d布置在纳米线法向接触结的任一侧。在使用中，隧道栅极321c、321d可用于改变电子通过纳米线法向接触结的能力。这可以称为结的“透明度”。
因为静电场可以从两侧施加到半导体材料，所以成对布置栅极电极可以允许对半导体部件进行更有效的选通。
每个栅极电极321a、321b、321c、321d连接到相应的电连接器322a、322b、322c、322d。
可以对图3和图4中所示的器件进行各种修改。
该示例仅示出了相对于半导体和超导体部件的一种可能的栅极电极布局。可以使用其他布局。半导体-超导体混合器件的许多实现包括至少一个柱塞栅极和至少一个隧道栅极。
在一种变体中，一个或多个栅极电极可以形成在衬底中的通道或沟槽中。这可以允许衬底用作栅极电介质。
类似于图1中所示的电介质层118，另一种可能性是在器件之上施加另一层电介质材料并至少部分填充半导体部件和栅极电极之间的空间。因为电介质材料具有比真空更高的介电常数，与空白空间用作电介质的变体相比这可以提高选通效率。
一种制造参照图1和图2所描述类型的半导体-超导体混合器件的方法。现在将参照图5解释图3和图4。图5是概述该方法的流程图。
在框501，在衬底310上形成掩模，该掩模限定了用于混合结构的第一半导体部件312和用于栅极电极的第二半导体部件321的相应区域。掩模暴露衬底310上将要生长第一半导体部件312和第二半导体部件321的区域。
用于形成掩模的技术的一个说明性示例是电子束光刻。这包括将抗蚀剂施加到衬底上，选择性地将抗蚀剂区域暴露于电子束，然后显影抗蚀剂以形成掩模。
抗蚀剂可以是正抗蚀剂。这可以减少曝光时间。
由于框501发生在制造半导体部件之前，更具体地，在形成精密的半导体-超导体混合结构之前，可以选择用于施加抗蚀剂和/或处理掩模的方法不受特别限制。例如，可以使用诸如等离子体增强化学气相沉积和/或以250℃或更高温度烘烤的技术。这样的技术可以有效地降低杂质浓度并且可以产生高质量的电介质掩模。
例如，掩模可以包括氧化硅或氮化硅。掩模可以具有在15到20nm范围内的厚度。
在框502，第一半导体部件和第二半导体部件在相应区域中生长。相应的区域被选择为使得第二半导体部件被布置为用于选通第一半导体部件的栅极电极。
已经描述了使用掩模选择性地生长晶体部件的技术，例如在G.J DaviesProc.SPIE 2140,Epitaxial Growth Processes,58(doi:10.1117/12.175795)M Fahed,Doctoral thesis:Selective area growth of in-plane III-V nanostructures usingmolecular beam epitaxy,2016(http://www.theses.fr/2016LIL10114)；Fukui等人Appl.Phys.Lett.58,2018(1991)(doi:10.1063/1.105026)；P.Aseev等人Nano Letters2019 19(1),218-227,doi:10.1021/acs.nanolett.8b03733。
在框503，通过在第一半导体部件的至少一部分之上选择性地形成超导体部件来形成半导体-超导体混合结构。这可以包括在第一半导体部件之上选择性地沉积超导体材料。备选地，可以施加超导体材料的无图案涂层，然后随后形成图案。通常，优选选择性地沉积超导体部件，因为这可以避免将器件暴露于蚀刻剂的需要。
例如，超导体材料的沉积可以通过结合在衬底之上提供的阴影壁使用定向沉积技术(诸如分子束外延)被控制。阴影壁是一种结构，其被配置为在从选定方向进行定向沉积期间阻挡材料束，从而限定不沉积材料的阴影区域。阴影壁结构已在例如WO2019/099171A2；US16/246,289；US16/258,025；和PCT/US2019/064705中有所描述。
取决于阴影壁的结构，阴影壁可以在工艺的任何适当阶段被制造。
在阴影壁由半导体材料构成的示例中，通过在块501处形成的掩模中的适当位置提供开口，阴影壁在块502处与第一和第二半导体部件同时被制造。
在阴影壁由电介质材料制造的示例中，阴影壁可以在框501之前、框501和502之间或在框502和503之间适当地被制造。优选在框502之前制造阴影壁，以最小化制造半导体部件之后的工艺步骤的数目。
在生长第一半导体部件和第二半导体部件之后直接制造超导体部件而没有中间步骤，可以是优选的。例如，半导体部件和超导体部件可以在同一真空室中被制造而不释放真空。这可以允许第一半导体部件与超导体部件之间的更清洁的界面。
在框503之后，优选将器件保持在低温，例如低于0℃或低于-20℃。将器件保持在低温下可以抑制半导体-超导体混合结构退化。已经观察到特定半导体材料可以与特定超导体材料发生反应，并且反应速率随温度增加。
该方法还可以包括，在框503之后，形成用于半导体-超导体混合结构的电连接器330a、330b，以及形成用于第二半导体部件(即栅极电极321a)的电连接器322a。用于形成这些部件的说明性方法包括溅射和蒸发。
在需要器件之上的另外的电介质层的示例中，这可以在框503之后并且在形成电连接器322a之后形成。电介质层通常例如通过溅射以小于或等于25℃的温度形成。
由于本方法允许在制造混合结构的半导体部件的同时将栅极电极的位置限定为选择性区域生长工艺的部分，因此可以避免针对比较侧栅结构观察到的将金属栅极电极与混合结构对齐的困难。
一种操作图3和图4中所示的半导体-超导体混合器件类型的方法现在将参照图6加以说明。图6是概述该方法的流程图。
在框601，将半导体-超导体混合器件冷却到超导体部件为超导的温度。换言之，该器件被冷却到低于超导体部件的临界温度Tc的温度。例如，铝部件的临界温度可以在1K左右。
在框602，向半导体-超导体混合器件施加磁场。磁场提升了器件中的自旋简并性。
在框603，通过向第二半导体部件提供电荷来将静电场施加到第一半导体部件。
在以上条件下，器件中可能会产生诸如马约拉纳零模式等激发。例如，这些激发可以用于对量子位进行编码。如将理解的，半导体和超导体材料的固有特性(诸如自旋轨道相互作用)，也有助于形成激发。
现在将参照图7说明根据本公开的半导体-超导体混合器件700的第二示例。
器件700被布置在衬底710上并且包括半导体-超导体混合结构，该半导体-超导体混合结构包括半导体部件712和超导体部件716。这些部件可以如先前参照图1至图4所描述的那样。
器件700的选通由栅极电极721提供。栅极电极721布置在衬底710中的通道或沟槽中。通道与半导体部件712横向隔开。
栅极电极721可以包括金属，例如，金。栅极电极721通常被配置为在器件操作期间充当正常导体，然而在变体中栅极电极721可以是超导的。适合用作栅极电极的超导体材料的示例包括钽和铝。
备选地，栅极电极721可以包括选自铂、难熔金属、它们的合金和它们的化合物的材料。合适的合金的一个示例是包括铌和钛的合金。合适的化合物的示例包括氮化钛和铌钛氮化物。如以下参考另一方面更详细讨论的，这些材料的使用可以允许在半导体部件之前制造栅极电极而不干扰半导体部件的生长。
在使用金属栅极电极的示例中，包括选自钛和铬的材料的粘附层可以布置在衬底710和栅极电极721之间。粘附层尤其可以存在于栅极电极包括金的示例中。粘附层可以允许更容易地形成栅极电极721。
在一个变型中，栅极电极721可以包括与电连接器接触的半导体部件。例如，可以在通道中形成包括式1的材料的半导体部件，并且该半导体的顶表面的至少一部分可以与电连接器接触。如先前参照图3和图4所解释的，使用半导体部件作为栅极电极可以具有各种优点。
当栅极电极721嵌入衬底710中时，衬底710可以用作栅极电介质。衬底710通常包括单晶材料，例如磷化铟或砷化镓，具有较高的相对介电常数εR，例如，εR在12.5到13范围内。这可以提高选通效率。
在所示示例中，栅极电极721的顶表面与衬底710的顶表面对齐以形成基本平坦的表面。可能希望在制造栅极电极721时避免引入表面形态。换句话说，可以希望在制造栅极电极721之后形成具有基本上平坦的表面的工件。基本上平坦的表面可以是平坦的，在公差范围内±5nm，优选±1nm。这可以使任何后续部件的形成更容易。
备选地，栅极电极721可以从衬底710的顶表面突出。这可以以参照图3的栅极电极321描述的方式提供进一步的选通。
器件700还包括设置在衬底710的顶表面上的电介质掩模714。电介质掩模714类似于上述其他器件的电介质掩模。在所示示例中，栅极电极721的顶部从衬底710的顶表面向上延伸，并且电介质掩模层714围绕栅极电极721的顶部。因此，在使用中，衬底710和电介质掩模层714用作栅极电极721和半导体712之间的栅极电介质，用于传输静电场线同时防止泄漏电流的流动。
电介质掩模层714在栅极电极721的顶表面之上延伸。这可以允许在栅极电极721上制造超导体部件，其中电介质掩模714防止栅极电极和超导体部件之间的短路。由于可以在制造半导体-超导体混合结构之前形成电介质掩模714，所以电介质掩模714可以是高质量的电介质，例如，可通过使用等离子体增强化学气相沉积处理电介质或以超过250℃的温度烘烤来获得。
在栅极电极从衬底的顶表面突出的变体中，栅极电极的顶表面可以与电介质掩模层714的顶表面对准以提供基本上平坦的表面。
通过允许将栅极电极721掩埋在超导体部件之下，可以使进一步的器件拓扑成为可能。在图2所示类型的侧栅器件中，如果超导体部件布置在栅极电极和半导体部件之间，则选通效率差，因为超导体部件屏蔽了半导体部件免受静电场的影响。相反，当栅极电极被掩埋时，电场线可以穿过衬底，从而降低任何屏蔽效应的幅度。
图8是概述用于制造图7所示类型的半导体-超导体混合器件的说明性方法的流程图。
在框801，蚀刻衬底以在衬底中形成通道。蚀刻是选择性的并且可以包括使用掩模来控制被蚀刻的衬底区域。
蚀刻可以是干法蚀刻，例如使用反应离子蚀刻。干法蚀刻工艺可以允许比湿法蚀刻工艺更好的分辨率，因为湿法蚀刻剂更倾向于在掩模下方通过，或者换句话说，在掩模边缘下方进行蚀刻。
在框802，在通道中形成栅极电极。该操作可以包括金属化步骤。可以使用定向沉积工艺，诸如蒸发工艺。另一种可能性是使用溅射。可以使用掩模来控制栅极电极材料的沉积。掩模可以是“软”掩模，包括聚合物，诸如聚(甲基丙烯酸甲酯)或苯乙烯和卤代丙烯酸酯的共聚物，例如，聚(α-甲基苯乙烯-共-氯丙烯酸甲酯)，以商品名“CSAR”商购。
在栅极电极在生长半导体部件之前形成的实施方式中，栅极电极可以包括选自铂、难熔金属、它们的合金以及它们的化合物的材料。这样的材料具有低跨衬底扩散的趋势，这可以避免干扰选择性区域生长。
在框803，在衬底上形成半导体部件。这可以包括半导体部件的选择性区域生长。在使用金属栅极电极的示例中，电介质掩模通常覆盖栅极电极。暴露金属的存在可能会对特定生长工艺有害。
在框804，在半导体部件的至少一部分之上制造超导体部件。这可以包括超导体材料的定向沉积。如之前参照图5的工艺所描述的，可以使用阴影壁来控制定向沉积。
根据半导体-超导体混合器件的期望结构，该方法可以根据需要包括进一步的操作。例如，当器件将要包括铁磁绝缘体部件时，这可以在框803和804之间被制造。
在制造半导体-超导体器件之后，可以执行各种制造后步骤，诸如为栅极电极和半导体-超导体混合结构提供电连接器。
该方法的操作顺序不限于图中所示。可以以任何合适的顺序执行这些操作。特定操作可以同时执行。
例如，在栅极电极包括半导体材料的变体中，框802和803可以代表单个工艺步骤。换言之，如参照图5所述，栅极电极和半导体部件可以同时生长，例如作为相同选择性区域生长工艺的部分。
在栅极电极包括超导体材料的变体中，可以组合块802和804。换言之，栅极电极可以与在半导体部件上形成超导体部件的同时形成。
框801的操作可以在框803的操作之前或之后执行。框802的操作可以在框803的操作之前或之后执行。在示例中，该方法可以包括执行框801的操作，然后是框803，然后是框802和804。这允许在没有金属电极的情况下进行半导体部件的制造。这在熔点低于1500℃的材料(诸如金)将用作栅极电极的实施方式中可以是合乎需要的。
现在将参照图10和图11说明制造半导体-超导体混合器件的另一示例方法。图10是概述该方法的一般阶段的流程图。图11(a)至图11(e)是在方法的示例实施方式期间获得的工件的示意性截面。
尽管参考单个栅极电极描述了这些示例，但是可以制造两个或更多个栅极电极。例如，如前所述，两个栅极电极可以布置在半导体部件的任一侧。(多个)栅极电极可以是任何类型的栅极电极或栅极电极的组合。例如，栅极电极可以包括柱塞栅极、切割栅极和隧道栅极的任何数目或组合。半导体-超导体混合器件可以包括柱塞栅极和切割栅极的组合。
根据本方法，在制造半导体-超导体混合器件的半导体部件之前制造侧栅。这在以前被认为是不切实际的，因为人们认为诸如金属的栅极材料会干扰用于形成半导体部件的工艺，诸如选择性区域生长。然而，令人惊讶地发现，通过适当地选择栅极材料，可以在没有这种干扰的情况下在半导体部件之前制造栅极电极。这可以使制造半导体部件之后所需的处理步骤最小化。
在框1001，在衬底之上制造栅极电极。栅极电极包括栅极材料，该栅极材料被选择为避免干扰半导体部件的后续选择性区域生长。
衬底可以如先前参照图1器件所描述的。栅极电极可以直接制造在衬底上。备选地，可以在栅极电极和衬底之间布置一层电介质。如参照图7和图8所描述的，衬底可以包括沟槽或通道，并且栅极电极可以制造在沟槽或通道中。
通常，栅极电极是通过剥离制造的。剥离工艺涉及在衬底上形成图案化掩模。在掩模和掩模留下的暴露区域两者上形成至少一层材料。然后去除掩模，从而也去除形成在掩模上的材料，而不去除暴露区域的材料。本领域技术人员将熟悉剥离工艺。
剥离工艺可以包括顺序地形成两层或更多层材料。例如，可以在沉积栅极材料的层之前沉积第一材料的连接层。连接层可以用来提高栅极材料对衬底的粘附性。
使用适当掩模的选择性蚀刻可用作剥离的备选方法。蚀刻可以是湿法蚀刻或干法蚀刻。剥离可以是优选的，因为在栅极电极包括铂或难熔金属的实施方式中剥离可以比蚀刻更容易。
发明人已经发现，通过选择具有足够高熔点的栅极材料，可以避免对选择性区域生长工艺的干扰。不希望受理论束缚，据信金属原子在衬底表面上的扩散可以干扰选择性区域生长。具有高熔点的材料在表面上扩散的趋势较小。
合适的栅极材料包括熔点大于或等于1500℃的材料。栅极材料可以包括金属或金属合金。金属可以包括铂或难熔金属。也可以使用导电化合物，诸如TiN或NbTiN。
在框1002，在衬底之上形成电介质掩模。电介质掩模具有暴露衬底的部分的开口。随后在该工艺中使用电介质掩模，作为用于半导体-超导体混合器件的半导体部件的选择性区域生长的掩模。半导体部件将在后面的步骤中在开口中生长。
形成掩模可以包括沉积电介质材料层，然后选择性地蚀刻电介质材料层以形成开口。
框1001和1002的操作可以组合并且可以根据需要以任何适当的顺序执行。例如，可以沉积电介质材料层，然后可以在该电介质材料层上制造栅极电极，然后可以蚀刻开口。另一种可能性是沉积电介质材料层，选择性地蚀刻电介质材料层以形成用于栅极电极的开口，制造栅极电极，然后选择性地蚀刻电介质材料层以形成用于选择性区域生长的开口。
可以形成多于一层的电介质层。例如，可以在制造栅极电极之前形成第一电介质层，并且可以在制造栅极电极之后形成第二电介质层以覆盖栅极电极。第一和第二电介质层的材料可以相同或不同。第一电介质层可以包括氧化硅或氮化硅，第二电介质层可以包括高k材料。
用电介质层覆盖栅极电极可以包封栅极电极，这可以减少或防止对半导体部件的后续选择性区域生长的干扰。布置在栅极电极上的电介质材料也可以作为完成的器件中栅极电介质的部分。
在框1003，通过选择性区域生长在衬底的暴露部分上制造半导体部件。换言之，半导体部件在衬底上外延生长，半导体部件的位置由电介质掩模控制。半导体材料的材料可以如之前参照图1所述。
在本方法中，在制造栅极电极之后制造半导体部件。
如下面将参照图11描述的，半导体部件的上部可以延伸超过开口的边缘。这可以允许半导体部件的部分悬垂在栅极电极之上，而电介质掩模用作栅极电介质。悬垂可以提供侧栅器件，该器件也具有一些底栅。
在框1004，在半导体部件之上制造超导体部件以形成半导体-超导体混合器件。超导体部件可以是如之前参照图1所描述的那样。制造可以包括定向沉积工艺，诸如参照图5所描述的。栅极电极本身可以充当用于控制定向沉积工艺的阴影壁。
本方法的一个优点是在形成精细的半导体-超导体混合界面之后不需要制造栅极电极。
现在将参照图11(a)至图11(e)描述图10方法的示例实现。
第一电介质层1114沉积在衬底1110上。第一电介质层可以例如包括氧化硅或氮化硅。选择性地蚀刻第一电介质层1114以在电介质层中形成开口1115，该开口暴露出衬底的部分。这产生了如图11(a)所示的工件。
随后，使用剥离工艺在开口1115中制造栅极电极1120，以获得如图11(b)所示的工件。栅极电极包括选自铂、难熔金属及其合金和化合物的材料。
如图11(c)所示，在形成栅极电极1120之后，在栅极电极1120和第一电介质层1114之上形成第二电介质层1130。
在该示例中，第一电介质层1114和第二电介质层1130将用作栅极电极1120的栅极电介质。第二电介质层1130理想地包括诸如氧化铝、氧化铪及其混合物的高K电介质。
第二电介质层1130覆盖栅极电极1120。以这种方式包封栅极电极1120可以进一步减少对后续选择性区域生长工艺的任何干扰。
由于第一电介质层1114和第二电介质层1130均在制造半导体部件之前形成，因此可用于形成电介质层的技术不受特别限制。可用于形成电介质层的技术的示例包括等离子体增强化学气相沉积、物理气相沉积、化学气相沉积沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。这些技术在本文中被称为“高温技术”。如前所述，这些技术可以形成高质量的电介质。
如图11(d)所示，在形成第二电介质层1114之后，第一电介质层1114和第二电介质层1130均被选择性蚀刻以形成开口1132。开口1132暴露衬底1110的部分。在随后的步骤中将在开口1132中生长半导体部件。以这种方式，第一电介质层1114和第二电介质层1130一起用作用于控制半导体部件的选择性区域生长的电介质掩模。
已经描述了用于在电介质层中产生开口的各种方法。特别地，可以使用光刻工艺在工件之上形成掩模，并且可以蚀刻开口。光刻工艺可以是电子束光刻。蚀刻可以是湿法蚀刻。
在光刻工艺中，抗蚀剂被曝光和显影以形成光刻掩模。然后使用该掩模来控制蚀刻，然后再将其剥离。
曝光工艺具有有限的分辨率。例如，当使用电子束光刻时，目标是在衬底平面中测量的与栅极电极间隔至少50nm的区域。这防止了开口1132撞击栅极电极1120。
湿法蚀刻将去除掩模边缘之外的一些材料。这种效应可以称为“过蚀刻”。过蚀刻的程度可高达30nm，通常为20至30nm。作为说明，如果在湿法蚀刻中使用具有宽度为100nm的开口的光刻掩模，则在电介质层中得到的开口可以具有在120至130nm范围内的宽度。
因此，通过使用湿法蚀刻，开口1132的边缘可以比在光刻期间暴露的区域的边缘更靠近栅极电极。
在所示示例中，第一电介质层1114和第二电介质层1130都被描绘为被蚀刻到相同程度。情况不一定如此。第一电介质层1114和第二电介质层1130可以包括不同的材料，因此可以被蚀刻到不同的程度。
在蚀刻第一电介质层1114和第二电介质层1130之后，使用选择性区域生长在开口1132中生长半导体部件1112。这产生了如图11(e)所示的工件。
在选择性区域生长工艺中，生长的部件可以在掩模中的开口边缘上生长。发生生长的区域最初由电介质掩模中开口的位置控制。然而，一旦部件的高度超过电介质掩模的厚度，部件可以开始在掩模表面上向外生长。如图11(e)所示，所得部件的截面可以具有蘑菇形状。
如图11(e)中的距离w2所示，部件在掩模上过度生长的程度可以根据生长条件和选择的材料而有所不同。例如，该距离可以达到约20nm。
因此，半导体部件1112的上部可以悬垂在电介质掩模1114、1130之上，并且还可以悬垂在栅极电极1120之上。在这样的器件中，电介质掩模1114、1130将用作栅极电介质层以防止电流在栅极电极1120和半导体部件1112之间流动。由于使用高温技术在半导体部件1112之前制造电介质掩模1114、1130，因此与在制造半导体部件之后形成的电介质相比，电介质掩模1114、1130可以具有良好的质量。
本配置可以允许减小栅极电极1120和半导体部件1112之间的总距离。这可以提高选通效率。
在半导体部件1112的上部悬垂在栅极电极1120之上的实施方式中，器件将具有侧栅和底栅特性。可以增加面向栅极电极1120的半导体部件1112的有效表面区域，从而增加选通效率。
应当理解，以上实施例仅以示例的方式进行了描述。
更一般地，根据本文公开的一个方面，提供了一种半导体-超导体混合器件，包括：衬底；第一半导体部件，布置在衬底上；超导体部件，被布置成能够与第一半导体部件进行能级杂化；以及第二半导体部件，被布置为用于对第一半导体部件进行选通的栅极电极。由于栅极电极由半导体形成，所以栅极电极可以与耦合到超导体部件的半导体部件同时制造。这可以允许栅极电极的更好对准。
第二半导体部件通常与第一半导体部件横向隔开。第一半导体部件与第二半导体部件之间的距离可以是例如至少50nm。如果第一半导体部件和第二半导体部件不相互接触，则可以使用更小的距离。
第一半导体部件通常布置在衬底的表面上。第二半导体部件也可以布置在该表面上。备选地，半导体-超导体混合器件还可以包括形成在衬底中的通道，并且第二半导体部件的至少一部分可以布置在通道中。通过将栅极电极布置在通道中，衬底可以充当栅极电介质。这可以允许使用较低的栅极电压，因为衬底材料将具有比真空更大的介电常数。
半导体-超导体混合器件还可以包括布置在衬底上的电介质掩模。例如，电介质掩模可以包括氧化硅或氮化硅。电介质掩模的至少一部分可以布置在第一半导体部件和第二半导体部件之间。器件的制造可以涉及使用电介质掩模，该电介质掩模可以保留在完成的器件中。电介质掩模可以用作栅极电极的栅极电介质的部分。
半导体超导体混合器件还可以包括位于第一半导体部件、第二半导体部件和超导体部件之上的电介质层。特别地，电介质材料层可以在第一半导体部件和第二半导体部件均布置在衬底表面上的布置中是有用的。真空具有非常低的介电常数，并且提供电介质材料可以允许使用较低的栅极电压。
该器件可以包括布置在第一半导体部件的相应侧的两个第二半导体部件。提供多于一个的栅极电极可以提高选通的有效性。
器件还可以包括与第二半导体部件电接触的电连接器。电连接器可以包括普通导体，诸如金。
另一方面提供了一种制造半导体-超导体混合器件的方法，例如如上所述的半导体-超导体混合器件，该方法包括：在衬底上形成掩模，所述掩模限定第一半导体部件和第二半导体部件的相应区域；在相应区域中同时生长第一半导体部件和第二半导体部件；以及通过在第一半导体部件的至少一部分上选择性地形成超导体部件来形成半导体-超导体混合结构；其中，相应区域被选择为使得第二半导体部件被布置为用于选通第一半导体部件的栅极电极。
由于栅极电极和第一半导体部件是通过在单个步骤中在衬底上生长而形成的，所以栅极电极可以相对于第一半导体部件以高级别的精度定位。可以简化器件的制造，因为不需要用于形成栅极电极的单独步骤。
相应区域可以彼此隔开至少30nm、可选地至少50nm的距离。这可以防止第一半导体部件和第二半导体部件在生长期间合并。可以使用更小的距离。
由于掩模是在制造半导体部件之前形成的，因此在这个阶段可以使用涉及使用高温的工艺而没有限制。例如，形成掩模可以包括形成电介质层，然后选择性地蚀刻电介质层以形成掩模。可用于形成电介质层的方法的示例包括等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。
形成掩模可以包括在大于或等于200℃的温度(例如，大于或等于350℃的温度)下烘烤抗蚀剂。烘烤可以提高抗蚀剂对衬底的附着力。烘烤可以从抗蚀剂中去除杂质，从而改善掩模的介电特性。
抗蚀剂的示例包括氢倍半硅氧烷和聚(丙烯酸酯)，诸如聚(甲基丙烯酸)。这些抗蚀剂可用于电子束光刻。可以通过选择性地将部分抗蚀剂暴露于电子束并使用显影剂显影抗蚀剂来形成掩模。
超导体材料可以沉积在第二半导体部件的至少一部分之上，前提是第一半导体部件和第二半导体部件之间没有形成短路。由于使第二半导体部件在操作期间表现得像金属，因此可以容忍第二半导体部件上存在金属，或者在特定实施方式中甚至是有利的。
在备选实施方式中，超导体材料不沉积在第二半导体部件的任何部分上。
该方法还可以包括，在沉积之前，在衬底之上形成阴影壁。沉积超导体部件可以包括从一方向定向地沉积超导体材料，该方向被选择为使得阴影壁限定超导体材料不被沉积在其中的阴影区域。阴影壁可用于通过定向沉积技术控制材料的沉积。例如，这样的技术可以避免使用化学蚀刻来图案化超导体部件。
可以在相应区域中生长第一半导体部件和第二半导体部件之前形成阴影壁。特定阴影壁可以由电介质材料形成。在生长半导体之前形成阴影壁允许使用高温工艺，诸如烘烤或PECVD。此外，可能希望最小化在制造半导体部件之后发生的处理量。
备选地，阴影壁可以与第一半导体部件和第二半导体部件同时形成。在US 16/246,289中已经描述了由半导体形成的阴影壁。这可以允许控制超导体材料的沉积而不需要额外的工艺步骤。
该方法还可以包括将电连接器附接到半导体-超导体混合器件。电触点可以被配置为在器件操作期间充当正常导体。例如，电连接器可以包括临界温度低于超导体部件的临界温度的金属。电连接器可以包括用于栅极电极的连接器，以及用于半导体-超导体混合结构的一个或多个连接器。只要栅极电极和电连接器电接触，则不需要用于栅极电极的电连接器与栅极电极的精确对准。
另一方面提供了半导体部件作为栅极电极的用途，用于在半导体-超导体混合器件中选通另一半导体部件。如上所述，使用半导体部件作为栅极电极有助于更容易地制造器件。
例如，提供了一种操作半导体-超导体混合器件的方法，其中半导体-超导体混合器件包括衬底；第一半导体部件，被布置于衬底上；超导体部件，被布置成能够与第一半导体部件进行能级杂化；以及第二半导体部件，被布置为用于选通第一半导体部件的栅极电极；该方法包括：将半导体-超导体混合器件冷却到超导体部件变得超导的温度；向半导体-超导体混合器件施加磁场；通过向第二半导体部件提供电荷，向第一半导体部件施加静电场。
又一方面提供了一种半导体-超导体混合器件，包括：衬底；半导体部件，被布置在衬底上；栅极电极，用于选通半导体部件；以及超导体部件，能够与半导体部件进行能级杂化；其中，栅极电极被布置在衬底中的通道中。通过在通道中布置栅极电极，衬底充当栅极电极和半导体部件之间的栅极电介质。与使用真空作为电介质的侧栅器件相比，这可以提高选通效率。与顶栅器件相比，可以减少泄漏电流。
栅极电极可以填充通道，使得栅极电极的顶表面和衬底的顶表面一起形成大致平坦的表面。提供平坦表面，或换言之避免表面形态，在制造过程中可以是有用的。避免表面形态可以更容易在栅极电极上形成更多层或部件。其他层和部件的说明性示例包括欧姆层、超导体层和栅极线。
掩模层可以在栅极电极之上延伸。掩模可以在器件的制造过程中使用，并且可以保留在完成的器件中。
备选地，栅极电极的部分可以突出到衬底的顶表面上方。在这样的布置中，半导体-超导体混合器件还可以包括掩模层，掩模层布置在衬底上并且围绕半导体部件。在这种配置中，掩模层用作栅极电极与半导体部件之间的栅极电介质的部分。
衬底可以包括III-V族半导体。III-V族半导体可以例如选自磷化铟、砷化镓和锑化镓。这些材料具有相对高的介电常数。
另一方面提供一种在衬底上制造半导体-超导体混合器件的方法，该方法包括：选择性地蚀刻衬底以在衬底中形成通道；在通道中形成栅极电极；在衬底上制造半导体部件；在半导体部件的至少一部分上之制造超导体部件以形成半导体-超导体混合结构。由于可以通过蚀刻通道来确定栅极电极的位置，因此可以避免与对准栅极电极相关联的困难。
蚀刻可以是干法蚀刻。与湿法蚀刻相比，干法蚀刻可以提供更好的分辨率。在湿法蚀刻工艺中，蚀刻剂往往会渗入掩模的边缘，导致边缘相对不清晰。
蚀刻可以在制造半导体部件之前进行。这可以避免将半导体部件暴露于蚀刻剂。
栅极电极可以在制造半导体部件之前或之后形成。
该方法还可以包括，在制造超导体部件之前，在衬底之上形成阴影壁。阴影壁可以如参考制造半导体-超导体混合器件的第一种方法所描述的。
又一方面提供了一种制造半导体-超导体混合器件的方法，该方法包括：在衬底上制造栅极电极；在衬底之上形成电介质掩模，电介质掩模具有开口，该开口暴露衬底的部分；通过选择性区域生长在衬底的部分上制造半导体部件；在半导体部件之上制造超导体部件以形成半导体-超导混合器件；其中，栅极电极在半导体部件之前被制造；并且其中栅极电极包括被选择为避免干扰选择性区域生长的栅极材料。令人惊讶地发现，通过用合适的材料制造栅极电极，并非所有的栅极材料会来干扰选择性区域生长工艺，有可能在制造半导体部件之前形成栅极电极。
制造栅极电极可以包括使用剥离工艺制造栅极电极。与使用蚀刻的工艺相比，剥离工艺与难熔金属和铂等材料的相容性可能更好。
栅极电极可以包括熔点大于或等于1500℃的材料。例如，栅极电极可以包括选自铂和难熔金属的材料。
如本文所用，术语“难熔金属”是指熔点大于或等于1850℃的难熔金属。难熔金属的示例是钛、钒、铬、锰、锆、铌、钼、锝、钌、铑、铪、钽、钨、铼、锇和铱。特别地，难熔金属可以选自铌、钼、钽、钨和铼。
难熔金属可以是合金或化合物的形式。有用的合金和化合物的示例包括TiN、TiNb和NbTiN。
制造栅极电极可以包括形成第一材料的连接层，然后在连接层上形成栅极材料的层。适当时，连接层可以提高栅极材料对衬底或电介质掩模的粘附性。可用于形成连接层的材料的示例包括钛和钨。特别地，第一材料可以是钛。例如，第一材料可以是钛，并且栅极材料可以是铂。
形成电介质掩模可以包括使用选自以下的技术沉积电介质材料层：等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。由于电介质掩模是在制造半导体部件之前形成的，因此可以不受限制地使用涉及使工件经受高温的技术。这些技术可以允许获得高质量的电介质。
通过施加抗蚀剂(例如，通过旋涂)、对抗蚀剂应用光刻以形成抗蚀剂掩模、通过抗蚀剂掩模选择性地蚀刻电介质材料以及剥离抗蚀剂，电介质掩模可以被图案化。
电介质掩模的材料通常是高k电介质。高k电介质是一种介电常数高于二氧化硅的介电常数。高k电介质的示例包括氧化铝、氧化铪及其混合物。备选地，可以使用其他电介质材料，诸如氧化硅或氮化硅。
形成电介质掩模可以包括：在制造栅极电极之前，在衬底上形成第一电介质层；在制造栅极电极之后，在第一电介质层和栅极电极之上形成第二电介质层；选择性蚀刻第一电介质层及第二电介质层以形成开口。
在电介质掩模由第一电介质层和第二电介质层形成的实施方式中，第一电介质层和第二电介质层的材料可以相同或不同。例如，第一电介质层可以包括选自氧化硅和氮化硅的材料，并且第二电介质层可以包括高k电介质。
可以在形成电介质层之后制造栅极电极。在电介质掩模由第一电介质层和第二电介质层形成的实施方式中，栅极电极可以被制造在第一电介质层上。
备选地，制造栅极电极包括选择性地蚀刻第一电介质层以暴露衬底的部分，使得第一电介质层用作控制栅极电极定位的掩模。因为可以获得具有较小高度的栅极电极，所以这在半导体部件的部分要悬垂在栅极电极之上的实施方式中可以是优选的。
电介质掩模中的开口可以通过湿法蚀刻形成。由于电介质掩模是在制造半导体部件之前形成的，因此可以使用湿法蚀刻而不会有损坏半导体部件的风险。
衬底可以包括通道或沟槽，并且栅极电极可以被制造在通道或沟槽中。如前所述，这可以允许衬底充当栅极电介质，这可以提高选通效率。
又一方面提供了一种半导体-超导体混合器件，包括：衬底；半导体部件，布置在衬底上；超导体部件，被布置成能够与半导体部件进行能级杂化；栅极电极，用于选通半导体部件；以及栅极电介质，布置在栅极电极和半导体部件之间。栅极电极的底部与半导体部件的底部横向隔开。半导体部件的顶部悬垂在栅极电极的至少一部分之上。由于半导体部件悬垂在栅极电极之上，可以实现更有效的选通。该器件具有侧栅和底栅特性。
这样的器件可以通过前述方面的方法获得。该方法涉及光刻工艺和选择性区域生长的组合。
在光刻工艺中，曝光阶段具有有限的分辨率。这限制了部件之间可以限定的最小距离。蚀刻工艺，尤其是湿法蚀刻工艺，会在某种程度上“过蚀刻”。换言之，一些超出暴露区域边缘的材料被去除。在本领域中，过蚀刻通常被认为是蚀刻工艺的缺点。
在使用掩模的选择性区域生长工艺中，生长的部件的边缘可以过生长并延伸超过掩模中开口的边缘。发明人已经发现，可以一起利用过蚀刻效应和过生长效应来制造半导体部件的部分悬垂在栅极电极之上的结构。
如将理解的，以上参考其他器件方面描述的衬底、半导体部件和超导体部件的特征也适用于本方面。例如，可以使用任何先前描述的衬底、半导体和超导体材料。
栅极电极可以布置在衬底中的通道或沟槽中。
参考前述方面讨论的与栅极材料和电介质材料有关的特征也同样适用于本方面。
例如，栅极材料可以包括熔点大于或等于1500℃的材料。在器件制造期间，在生长半导体部件之前制造栅极电极。熔点高于1500℃的材料可以与选择性区域生长等工艺具有良好的兼容性，因为该材料在相关工艺条件下不会熔化或扩散。特别地，栅极电极可以包括选自铂和难熔金属的材料。
栅极电介质可以包括可通过选自以下的技术获得的材料：等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。这些技术可以允许获得高质量的电介质。
示例
比较示例-图1器件的制造
图1所示类型的器件如下制造：
1)使用等离子体增强化学气相沉积PECVD在磷化铟晶片上形成厚度范围为15至20nm的氮化硅SiNx掩模。
2)分子束外延用于在衬底上进行半导体部件的选择性区域生长。半导体部件包括锑化铟或砷化铟，并且是纳米线的形式。
3)使用分子束外延在半导体部件的部分上沉积超导体部件，从而形成半导体-超导体混合结构。
4)在纳米线的相应端部形成金电触点。
5)通过溅射在所得工件之上施加包括氮化硅的电介质层。
6)通过沉积金在纳米线之上制造栅极电极。
示例1-图3器件的制造
制造图3所示类型的侧栅器件的说明性方法如下：
1)使用等离子体增强化学气相沉积PECVD在磷化铟晶片上形成厚度范围为15至20nm的氮化硅SiNx掩模。
2)分子束外延用于在衬底上进行第一半导体部件和第二半导体部件的选择性区域生长。第一半导体部件是纳米线的形式。第二半导体部件用作栅极电极，并与第一半导体部件横向隔开。
3)使用分子束外延将超导体部件选择性地沉积在第一半导体部件的部分上，从而形成半导体-超导体混合结构。
4)在纳米线的相应端形成金电连接器。同时形成与第二半导体部件接触的电连接器。
5)可选地，可以通过溅射将包含氮化硅的电介质层施加在器件上。
如将理解的，比较示例的方法的步骤6)被省略，并且步骤5)是可选的。图12示出了显示根据该方法制造的器件的扫描电子显微镜、SEM、显微图。显微图显示了从左到右延伸的纳米线和两个选择性区域生长的栅极电极(顶部和底部图像)。
示例2-各种侧栅器件中的静电电位
为了说明在衬底中嵌入栅极电极的效果，模拟了三种不同器件中的电场强度。这些模拟的结果如图9a至图9c所示。
在每个模拟中，栅极电极的电位被设置为1V，并且超导体被设置为接地。
图9a是示出比较侧栅器件中作为位置的函数的电势的热图。在该器件中，栅极电极被布置在氧化硅SiOx掩模的顶部，并且空白空间用作栅极电介质。
计算出靠近栅极电极的纳米线底角处的电位为0.32V，并且计算出纳米线基部中部的电位为0.225V。
图9b是示出第二比较侧栅器件的电势的热图，其中栅极电极直接布置在衬底的表面上，氧化硅掩模层布置在栅极电极和混合结构之间。
纳米线拐角处的电位增大到0.36V，纳米线基部的电位增大到0.255V。这说明使用电介质掩模作为栅极电极和半导体超导体混合结构之间的栅极电介质的部分提高了选通效率。
图9c示出具有嵌入衬底中的栅极电极的器件的结果。观察到在纳米线拐角处观察到的电位进一步增大到0.41V。纳米线底部的电位增大到0.28V。与图9a的情况相比，这对应于大约30％的提高。
本公开提供以下条项：
条项1.一种半导体-超导体混合器件，包括：
衬底；
第一半导体部件，被布置在衬底上；
超导体部件，被布置成能够与第一半导体部件进行能级杂化；以及
第二半导体部件，被布置为用于选通第一半导体部件的栅极电极。
条项2.根据条项1所述的半导体-超导体混合器件，还包括形成在衬底中的通道，并且其中第二半导体部件的至少一部分被布置在通道中。
条项3.根据条项1或条项2所述的半导体-超导体混合器件，还包括布置在衬底上的电介质掩模，其中电介质掩模的至少一部分被布置在第一半导体部件和第二半导体部件之间。
条项4.根据条项1至3中任一项所述的半导体超导体混合器件，还包括位于第一半导体部件、第二半导体部件和超导体部件之上的电介质层。
条项5.一种制造半导体-超导体混合器件的方法，该方法包括：
在衬底上形成掩模，掩模限定用于第一半导体部件和第二半导体部件的相应区域；
在相应区域中同时生长第一半导体部件和第二半导体部件；以及
通过在第一半导体部件的至少一部分之上选择性地形成超导体部件，来形成半导体-超导体混合结构；
其中相应区域被选择为使得第二半导体部件被布置为用于选通第一半导体部件的栅极电极。
条项6.根据条项5所述的方法，其中形成掩模包括通过选自以下的方法形成电介质层：以大于或等于200℃的温度烘烤抗蚀剂、等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积、原子层沉积；
以及然后蚀刻电介质层以形成掩模。
条项7.根据条项5或条项6所述的方法，其中该方法还包括在沉积之前，在衬底之上形成阴影壁；并且
其中沉积超导体部件包括从一方向定向地沉积超导体材料，所述方向被选择为使得阴影壁限定超导体材料不被沉积在其中的阴影区域。
条项8.根据条项7所述的方法，其中阴影壁在生长之前被形成。
条项9.一种半导体部件作为栅极电极的用途，用于选通半导体-超导体混合器件中的另一半导体部件。
条项10.一种半导体-超导体混合器件，包括：
衬底；
半导体部件，被布置在衬底上；
栅极电极，用于选通半导体部件；以及
超导体部件，能够与半导体部件进行能级杂化；
其中，栅极电极被布置在衬底中的通道中。
条项11.根据条项10所述的半导体-超导体混合器件，其中栅极电极填充通道，使得栅极电极的顶表面和衬底的顶表面一起形成大致平坦的表面。
条项12.根据条项10或条项11所述的半导体-超导体混合器件，还包括掩模层，其中掩模层被布置在衬底上并且围绕半导体部件。
条项13.根据条项11所述的半导体-超导体混合器件，其中掩模层在栅极电极之上延伸。
条项14.根据条项10至13中任一项所述的半导体-超导体混合器件，其中衬底包括III-V族半导体。
条项15.一种在衬底上制造半导体-超导体混合器件的方法，该方法包括：
蚀刻衬底以在衬底中形成通道；
在通道中形成栅极电极；
在衬底上制造半导体部件；以及
在半导体部件的至少一部分之上制造超导体部件，以形成半导体-超导体混合器件。
条项16.根据条项15所述的方法，其中蚀刻是干法蚀刻。
条项17.根据条项15或条项16所述的方法，其中在制造半导体部件之前执行蚀刻。
条项18.一种制造半导体-超导体混合器件的方法，该方法包括：
在衬底之上制造栅极电极；
在衬底之之上形成电介质掩模，电介质掩模具有开口，该开口暴露衬底的部分；
通过选择性区域生长在衬底的部分上制造半导体部件；以及
在半导体部件之上制造超导体部件，以形成半导体-超导体混合器件；
其中栅极电极在半导体部件之前被制造；并且
其中栅极电极包括被选择为避免干扰选择性区域生长的栅极材料。
条项19.根据条项18所述的方法，其中栅极电极使用剥离工艺被制造。
条项20.根据条项18或19所述的方法，其中，栅极材料包括熔点大于或等于1500℃的材料。
条项21.根据条项20所述的方法，其中栅极材料包括选自铂和难熔金属的材料。
条项22.根据条项18至21中任一项所述的方法，其中制造栅极电极包括形成第一材料的连接层，并且然后在连接层上形成栅极材料的层。
条项23.根据条项22所述的方法，其中第一材料选自钛和钨。
条项24.根据条项18至23中任一项所述的方法，其中形成电介质掩模包括：
在制造栅极电极之前，在衬底上形成第一电介质层；
在制造栅极电极之后，在第一电介质层和栅极电极之上形成第二电介质层；以及
选择性地蚀刻第一电介质层和第二电介质层以形成开口。
条项25.根据条项24所述的方法，其中栅极电极被制造在所述第一电介质层上。
条项26.根据条项24所述的方法，其中制造栅极电极包括选择性地蚀刻第一电介质层以暴露衬底的部分，使得第一电介质层用作用于控制栅极电极的定位的掩模。
条项27.根据条项18至26中任一项所述的方法，其中电介质掩模中的开口通过湿法蚀刻形成。
条项28.根据条项18至27中任一项所述的方法，其中电介质掩模中的开口与栅极电极隔开一距离，该距离被选择为使得在选择性区域生长之后，半导体部件的上部悬垂在栅极电极的上部之上，并且半导体部件通过电介质掩模与栅极电极隔开。
条项29.一种半导体-超导体混合器件，包括：
衬底；
半导体部件，被布置在衬底上；
超导体部件，被布置成能够与半导体部件进行能级杂化；
栅极电极，用于选通半导体部件；以及
栅极电介质，被布置在栅极电极和半导体部件之间；
其中栅极电极的底部与半导体部件的底部横向隔开；并且
其中半导体部件的顶部悬垂在栅极电极的至少一部分之上。
条项30.根据权利要求29所述的方法，其中栅极材料包括熔点大于或等于1500℃的材料。
条项31.根据条项30所述的半导体-超导体混合器件，其中栅极电极包括选自铂和难熔金属的材料。
条项32.根据条项29至31中任一项所述的半导体-超导体混合器件，其中栅极电介质包括通过选自以下的技术可获得的材料：等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。
条项33.根据条项29至32中任一项所述的半导体-超导体混合器件，其中栅极电极被布置在衬底中的通道中。
一旦给出本文的公开，所公开技术的其他变体或使用实例对于本领域技术人员来说可以变得显而易见。本公开的范围不受所描述的实施例的限制，而仅受所附权利要求的限制。

Claims (15)

1.一种半导体-超导体混合器件，包括：
衬底；
第一半导体部件，被布置在所述衬底上；
超导体部件，被布置成能够与所述第一半导体部件进行能级杂化；以及
第二半导体部件，被布置为用于选通所述第一半导体部件的栅极电极。
2.根据权利要求1所述的半导体-超导体混合器件，还包括：
a)形成在所述衬底中的通道，其中所述第二半导体部件的至少一部分被布置在所述通道中；和/或
b)被布置在所述衬底上的电介质掩模，其中所述电介质掩模的至少一部分被布置在所述第一半导体部件和所述第二半导体部件之间。
3.一种制造半导体-超导体混合器件的方法，所述方法包括：
在衬底上形成掩模，所述掩模限定用于第一半导体部件和第二半导体部件的相应区域；
在所述相应区域中同时生长所述第一半导体部件和所述第二半导体部件；以及
通过在所述第一半导体部件的至少一部分之上选择性地形成超导体部件，来形成半导体-超导体混合结构；
其中所述相应区域被选择为使得所述第二半导体部件被布置为用于选通所述第一半导体部件的栅极电极。
4.根据权利要求3所述的方法，其中所述方法还包括：在所述沉积之前，在所述衬底之上形成阴影壁；并且
其中沉积所述超导体部件包括：从一方向定向地沉积超导体材料，所述方向被选择为使得所述阴影壁限定所述超导体材料不被沉积在其中的阴影区域；
可选地其中所述阴影壁在所述生长之前形成。
5.一种半导体-超导体混合器件，包括：
衬底；
半导体部件，被布置在所述衬底上；
栅极电极，用于选通所述半导体部件；以及
超导体部件，能够与所述半导体部件进行能级杂化；
其中，所述栅极电极被布置在所述衬底中的通道中。
6.根据权利要求5所述的半导体-超导体混合器件，其中：
a)所述栅极电极填充所述通道，使得所述栅极电极的顶表面和所述衬底的顶表面一起形成大致平坦的表面；和/或
b)所述衬底包括III-V族半导体；和/或
c)所述半导体-超导体混合器件还包括掩模层，其中所述掩模层被布布置在所述衬底上并围绕所述半导体部件；并且可选地其中所述掩模层在所述栅极电极之上延伸。
7.一种在衬底上制造半导体-超导体混合器件的方法，所述方法包括：
蚀刻所述衬底以在所述衬底中形成通道；
在所述通道中形成栅极电极；
在所述衬底上制造半导体部件；以及
在所述半导体部件的至少一部分之上制造超导体部件，以形成所述半导体-超导体混合器件。
8.根据权利要求7所述的方法，其中：
a)所述蚀刻为干法蚀刻；和/或
b)在制造所述半导体部件之前进行所述蚀刻。
9.一种制造半导体-超导体混合器件的方法，所述方法包括：
在衬底之上制造栅极电极；
在所述衬底之上形成电介质掩模，所述电介质掩模具有开口，所述开口暴露所述衬底的部分；
通过选择性区域生长在所述衬底的所述部分上制造半导体部件；以及
在所述半导体部件之上制造超导体部件，以形成所述半导体-超导体混合器件；
其中所述栅极电极在所述半导体部件之前被制造；并且
其中所述栅极电极包括被选择为避免干扰选择性区域生长的栅极材料。
10.根据权利要求9所述的方法，其中：
a)使用剥离工艺制造所述栅极电极；和/或
b)所述栅极材料包括熔点大于或等于1500℃的材料，可选地其中所述栅极材料包括选自铂和难熔金属的材料；和/或
c)制造所述栅极电极包括形成第一材料的连接层，然后在所述连接层上形成所述栅极材料的层；可选地其中所述第一材料选自钛和钨。
11.根据权利要求9或10所述的方法，其中形成所述电介质掩模包括：
在制造所述栅极电极之前，在所述衬底上形成第一电介质层；
在制造所述栅极电极之后，在所述第一电介质层和所述栅极电极之上形成第二电介质层；以及
选择性地蚀刻所述第一电介质层和所述第二电介质层以形成所述开口；
可选地其中：
a)在所述第一电介质层上制造所述栅极电极；或
b)制造所述栅极电极包括：选择性地蚀刻所述第一电介质层以暴露所述衬底的部分，使得所述第一电介质层用作用于控制所述栅极电极的定位的掩模。
12.根据权利要求9至11中任一项所述的方法，其中：
a)所述电介质掩模中的所述开口通过湿法蚀刻形成；和/或
b)所述电介质掩模中的所述开口与所述栅极电极隔开一距离，所述距离被选择为使得在所述选择性区域生长之后，所述半导体部件的上部悬垂在所述栅极电极的上部之上，并且所述半导体部件通过所述电介质掩模与所述栅极电极分离。
13.一种半导体-超导体混合器件，包括：
衬底；
半导体部件，被布置在所述衬底上；
超导体部件，被布置成能够与所述半导体部件进行能级杂化；
栅极电极，用于选通所述半导体部件；以及
栅极电介质，被布置在所述栅极电极和所述半导体部件之间；
其中所述栅极电极的底部与所述半导体部件的底部横向隔开；并且
其中所述半导体部件的顶部悬垂在所述栅极电极的至少一部分之上。
14.根据权利要求13所述的方法，其中：
a)所述栅极材料包括熔点大于或等于1500℃的材料，可选地其中所述栅极电极包括选自铂和难熔金属的材料；和/或
b)所述栅极电介质包括通过选自以下技术可获得的材料：等离子体增强化学气相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、电感耦合等离子体化学气相沉积和原子层沉积。
15.根据权利要求14所述的半导体-超导体混合器件，其中所述栅极电极被布置在所述衬底中的通道中。
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