CN115396609A - 信号处理装置及电子设备 - Google Patents

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CN115396609A CN202211048568.1A CN202211048568A CN115396609A CN 115396609 A CN115396609 A CN 115396609A CN 202211048568 A CN202211048568 A CN 202211048568A CN 115396609 A CN115396609 A CN 115396609A
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Abstract

本申请公开一种信号处理装置及电子设备，属于图像处理技术领域。该信号处理装置连接于图像传感器，所述图像传感器包括呈阵列分布的多个像素，所述像素包括卷帘快门模块和全局快门模块中的至少一者；所述信号处理装置包括：数据选择模块、模数转换模块和数字信号处理模块；所述数据选择模块与所述像素连接，用于根据所述像素内的模块类型确定导通的通路，所述模块类型包括所述卷帘快门模块和所述全局快门模块；所述模数转换模块与所述数据选择模块连接，用于将所述卷帘快门模块和所述全局快门模块中的至少一者的输出信号并行转换为数字信号；所述数字信号处理模块与所述模数转换模块连接，用于对所述数字信号进行信号处理。

Description

信号处理装置及电子设备
技术领域
本申请属于图像处理技术领域，具体涉及一种信号处理装置及电子设备。
背景技术
在互补金属氧化半导体(Complemerntary metal-oxide semiconductor，COMS)图像传感器(CMOS image sensor，CIS)中，像素曝光方式有两种：卷帘快门与全局快门。全局快门像素分为电荷域全局快门和电压域全局快门。
在相关技术中，CIS广泛采用卷帘快门，其采用的信号处理架构为行并列架构，在信号的读取处理时是一列一列读取处理。全局快门CIS的工作模式为一帧时间内所有像素整体重置-整体曝光-整体读取。若是一个图像传感器中既包括卷帘快门又包括全局快门，若是采用一列一列读取处理，这将拉长全局快门读取时间段在一帧时间内的占比，使得全局快门的效率较低，若是采用一帧时间内所有像素整体重置-整体曝光-整体读取，卷帘快门的信号则无法读取。
发明内容
本申请实施例提供一种信号处理装置及电子设备，能够解决现有技术中对于同时输出卷帘快门模块的输出信号与全局快门模块的输出信号的CIS，现有的信号处理无法处理或效率较低的问题。
第一方面，本申请实施例提供了一种信号处理装置，连接于图像传感器，所述图像传感器包括呈阵列分布的多个像素，所述像素包括卷帘快门模块和全局快门模块中的至少一者；所述信号处理装置包括：数据选择模块、模数转换模块和数字信号处理模块；
所述数据选择模块与所述像素连接，用于根据所述像素内的模块类型确定导通的通路，所述模块类型包括所述卷帘快门模块和所述全局快门模块；
所述模数转换模块与所述数据选择模块连接，用于将所述卷帘快门模块和所述全局快门模块中的至少一者的输出信号并行转换为数字信号；
所述数字信号处理模块与所述模数转换模块连接，用于对所述数字信号进行信号处理。
第二方面，本申请实施例提供了一种电子设备，包括第一方面所述的信号处理装置。
在本申请实施例公开了一种信号处理装置，可以连接于图像传感器，信号处理装置包括数据选择模块、模数转换模块和数字信号处理模块，数据选择模块与图像传感器的像素连接，用于根据像素内的模块类型确定导通的通路，门模块类型包括卷帘快门模块和全局快门模块，模数转换模块与数据选择模块连接，用于将卷帘快门模块和全局快门模块中的至少一者的输出信号并行转换为数字信号，数字信号处理模块与模数转换模块连接，用于对数据信号进行信号处理。本申请实施例通过将每个像素输出的卷帘快门模块的输出信号与全局快门模块的输出信号分别由独立的并行链路进行信号处理，实现了卷帘快门模块的输出信号和全局快门模块的输出信号的独立、同时处理输出，且互不干扰，可以降低噪音串扰，提高处理效率。
附图说明
图1是本申请的一个实施例提供的信号处理装置的结构框图；
图2是本申请的一个实施例提供的信号处理装置的一种详细结构框图；
图3是本申请的一个实施例提供的信号处理装置的另一种详细结构框图；
图4是本申请的一个实施例提供的信号处理装置的一种电路示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
下面结合附图1-4，通过具体的实施例及其应用场景对本申请实施例提供的一种信号处理装置及电子设备进行详细地说明。
如图1所示，为本申请实施例提供的信号处理装置的结构框图。如图1所示，该信号处理装置可以连接于包含卷帘快门模块和全局快门模块中至少一者的图像传感器，用于处理图像传感器输出的信号，图像传感器包括呈阵列分布的多个像素，像素包括卷帘快门模块和全局快门模块中的至少一者。该信号处理装置包括：数据选择模块、模数转换模块和数字信号处理模块；数据选择模块与像素连接，用于根据像素内的模块类型确定导通的通路，模块类型包括卷帘快门模块和全局快门模块；模数转换模块与数据选择模块连接，用于将卷帘快门模块和全局快门模块中的至少一者的输出信号并行转换为数字信号；数字信号处理模块与模数转换模块连接，用于对数据信号进行信号处理。
其中，每个像素输出的卷帘快门模块的输出信号与全局快门模块的输出信号分别由独立的并行链路进行信号处理，也即每个像素的输出信号包括卷帘快门信号链路和全局快门信号链路中的至少一者。具体地处理流程为：像素输出的信号首先经过数据选择器，数据选择器可以根据像素中包含的是卷帘快门模块还是全局快门模块，将相应的链路导通，以便进行后续处理，若是某个支路不需要进行后续的信号处理，可以将该支路断开，以减少功耗。然后信号进入模数转换模块中，转换成数字信号，此过程中，卷帘快门模块输出的信号和全局快门模块输出的信号一起进入模数转换模块中进行处理，然后都转换成数字信号，再进入数字信号处理模块进行信号处理，此过程可以包括降噪处理、数字信号放大处理，坏点消除处理等，最后处理好的信号输出至图像传感器外。
其中，模数转换器可以为单斜模数转换器(Single-Slope Analog to DigitalConvertor，SS-ADC)，也可以为逐次逼近寄存器(Successive-Approximation-Register，SAR)，还可以是其他的模数转换器，本申请中不做限定，以实际应用为准。
在本申请实施例中，信号处理装置可以连接于图像传感器，用于处理图像传感器输出的信号，信号处理装置包括数据选择模块、模数转换模块和数字信号处理模块，数据选择模块与图像传感器的像素连接，用于根据像素内的模块类型确定导通的通路，门模块类型包括卷帘快门模块和全局快门模块，模数转换模块与数据选择模块连接，用于将卷帘快门模块和全局快门模块中的至少一者的输出信号并行转换为数字信号，数字信号处理模块与模数转换模块连接，用于对数据信号进行信号处理。本申请实施例通过将每个像素输出的卷帘快门模块的输出信号与全局快门模块的输出信号分别由独立的并行链路进行信号处理，实现了卷帘快门模块的输出信号和全局快门模块的输出信号的独立、同时处理输出，且互不干扰，可以降低噪音串扰，提高处理效率。
如图2所示，在本申请的一个可能的实施方式中，数据选择模块包括第一开关和第二开关；第一开关的第一端与一行或一列卷帘快门模块的输出端连接，第一开关的第二端与模数转换模块的输入端连接；第二开关的第一端与一行或一列全局快门模块的输出端连接，第二开关的第二端与模数转换模块的输入端连接。
也就是说，每一行或一列像素中卷帘快门模块输出的信号都通过第一开关传输出去，每一行或一列像素中的全局快门模块输出的信号都通过第二开关传输出去，以使得卷帘快门模块的输出信号与全局快门模块的输出信号都是实现独立输出，互不干扰。
在本申请的一个可能的实施方式中，模数转换模块包括：多个第一比较器、多个第一缓存器、多个第二比较器和多个第二缓存器；每个第一比较器的第一输入端均与一行或一列卷帘快门模块的输出端连接，每个第一比较器的第二输入端均与参考信号端子连接，每个第一比较器的输出端均与一个第一缓存器的输入端连接；每个第二比较器的第一输入端均与一行或一列全局快门模块的输出端连接，每个第二比较器的第二端均与参考信号端子连接，每个第二比较器的输出端均与一个第二缓存器的输入端连接。
也就是说，每个第一比较器和第一缓存器均与一行或一列卷帘快门模块的输出端连接，用于处理卷帘快门模块的输出信号，每个第二比较器和第二缓存器均与一行或一列全局快门模块的输出端连接，用于处理全局快门模块的输出信号。其中，输出信号输入至比较器的第一输入端，与比较器的第二输入端输入的参考信号进行比较，比较器的比较结果后输出一个信号并缓存在缓存器中。具体地，参考信号端子为斜波信号发生器，信号处理装置还包括：计数器；计数器与第一缓存器的输入端连接，在斜波信号发生器的输出信号低于卷帘快门模块的输出信号的情况下，计数器增加一位至第一缓存器；计数器与第二缓存器的输入端连接，在斜波信号发生器输出的斜波信号低于全局快门模块的输出信号的情况下，计数器增加一位至第二缓存器。
本申请实施例中，所有的输入信号统一与一个由斜波(Ramp)信号发生器生成的斜波信号进行比较。比较器(Comparator)比较出结果后输出一个信号通知后面的二进制(N-bit)缓存器(Buffer)。缓存器缓存由时计数器中的N-bit二进制计数模块(Counter)输入的N-bit计数信号控制，而比较器输出的信号将停止计数器计数的进行并将停止时的N-bit二进制数暂存在N-bit缓存器中。所有的并行卷帘快门与全局快门模块的输出信号被转换成N-bit数字信号并输入至数字信号处理模块中进行后端数字信号处理，最后由端口模块输出，得到输出信号。由于卷帘快门模块的输出信号和全局快门模块的输出信号在模数转换模块采用并行处理结构，可以在提高转换效率的同时，可以统一数字信号输出的时序，提升信号处理效率。
在输出信号进入模数转换模块之前，还可以进行模拟信号处理，对输出的信号进行降噪和/或信号放大处理，但由于有些图像传感器的芯片较小，小尺寸的芯片面积较小，无法防止模拟信号处理模块，因此可以取消模拟信号处理模块，或减少模拟信号处理模块中的功能器件。
在本申请的一个可能的实施方式中，信号处理装置还包括：模拟信号处理模块，模拟信号处理模块包括多个第一模拟信号处理单元和多个第二模拟信号处理单元；每个第一模拟信号处理单元的输入端均与一行或一列卷帘快门模块的输出端连接，每个第一模拟信号处理单元的输出端均与一个第一比较器的第一输入端连接；每个第二模拟信号处理单元的输入端均与一行或一列全局快门模块的输出端连接，每个第二模拟信号处理单元的输出端均与一个第二比较器的第一输入端连接。
在本申请实施例中，在卷帘快门模块的输出信号和全局快门模块的输出信号进入模数转换模块之前，可以先进入模拟信号处理模块进行处理。每个第一模拟信号处理单元均与一行或一列卷帘快门模块的输出端连接，用于处理卷帘快门模块的输出信号，每个第二模拟信号处理单元均与一行或一列全局快门模块的输出端连接，用于处理全局快门模块的输出信号。由于卷帘快门模块的输出信号和全局快门模块的输出信号在模拟信号处理模块部分单独走线，互不干扰，可以降低模拟噪音串扰。在模拟信号处理模块中采用并行的信号处理架构，可以提升信号的处理效率。
如图3所示，在本申请的一个可能的实施方式中，数据选择模块包括第一开关和第二开关；第一开关的第一端与一行或一列卷帘快门模块的输出端连接，第一开关的第二端与模数转换模块的输入端连接；第二开关的第一端与一个全局快门模块的输出端连接，第二开关的第二端与模数转换模块的输入端连接。
在本申请实施例中，除了上述实施例提供的每一行或一列全局快门模块的输出信号采用一个开关进行控制以外，还可以采用每个第二开关单独控制一个全局快门模块的输出信号。也就是说，卷帘快门模块的输出信号的处理采用行并列或列并列的架构进行处理，全局快门模块的输出信号采用像素并列的架构进行处理，每个像素均配置一个全局快门模块的数据选择开关，同样可以使得卷帘快门模块的输出信号与全局快门模块的输出信号都是实现独立输出，互不干扰。
在本申请的一个可能的实施方式中，模数转换模块包括：多个第一比较器、多个第一缓存器、多个第二比较器和多个第二缓存器；每个第一比较器的第一输入端均与一行或一列卷帘快门模块的输出端连接，每个第一比较器的第二输入端均与参考信号端子连接，每个第一比较器的输出端均与一个第一缓存器的输入端连接；每个第二比较器的第一输入端均与一个全局快门模块的输出端连接，每个第二比较器的第二输入端均与参考信号端子连接，每个第二比较器的输出端均与一个第二缓存器的输入端连接。
也就是说，每个第一比较器和第一缓存器均与一行或一列卷帘快门模块的输出端连接，用于处理一行或一列卷帘快门模块的输出信号，每个第二比较器和第二缓存器均与一个全局快门模块的输出端连接，用于处理一个像素中的全局快门模块的输出信号，最后由端口模块输出，得到输出信号。
在本申请实施例中，卷帘快门模块的输出信号的处理采用行并列或列并列的架构进行处理，全局快门模块的输出信号采用像素并列的架构进行处理，每个像素均配置一个全局快门模块的数据选择开关、一个比较器和一个缓存器，由于卷帘快门模块的输出信号和全局快门模块的输出信号在模数转换模块采用独立走线，互不干扰，可以降低噪音串扰，并且可以在提高各自信号处理的效率的同时，统一数字信号输出的时序。
可选地，参考信号端子为斜波信号发生器，信号处理装置还包括：计数器；计数器与第一缓存器的输入端连接，在斜波信号发生器的输出信号低于卷帘快门模块的输出信号的情况下，计数器增加一位至第一缓存器；计数器与第二缓存器的输入端连接，在斜波信号发生器的输出信号低于全局快门模块的输出信号的情况下，计数器增加一位至第二缓存器。
本申请实施例中，对于卷帘快门模块的输出信号，输入的卷帘快门模块的输出信号统一与同一个斜波信号进行比较，比较的结果直接暂停技术器中N-bit二进制计数器输给每一缓存器的计数。暂停时的计数直接缓存在N-bit缓存器中，完成模数信号转换流程。完成转换的数字信号由数字信号处理模块读取后进行数字信号处理。对于全局快门模块的输出信号，卷帘快门模块的输出信号处理中模数转换采用的斜波信号同样导入至每一个像素对应的比较器与输入的全局快门模块的输出信号进行比较。比较的结果直接暂停卷帘快门模块的输出信号处理中模数转换采用的计时器中N-bit二进制计数器输给每一像素内缓存器的计数。暂停时的计数直接缓存在N-bit缓存器中，完成全局快门模数信号转换流程。暂存于像素内缓存的完成转换的N-bit全局快门数字信号由数字信号处理模块采用行并行的读取方式读取后与N-bit卷帘快门数字信号时序对齐进行数字信号处理。全局快门模块的输出信号处理采用像素并列信号处理架构，可以使得像素协同优化全局快门信号的处理效率。卷帘快门模块的输出信号处理采用行并列或列并列的信号处理架构，卷帘快门的信号处理可以与像素协同优化信号的处理效率。
在输出信号进入模数转换模块之前，还可以进行模拟信号处理，对输出的信号进行降噪和/或信号放大处理，但由于有些图像传感器的芯片较小，小尺寸的芯片面积较小，无法放置模拟信号处理模块，因此可以取消模拟信号处理模块，或减少模拟信号处理模块中的功能器件。
在本申请的一个可能的实施方式中，信号处理装置还包括：模拟信号处理模块，模拟信号处理模块包括多个第一模拟信号处理单元和多个第二模拟信号处理单元；每个第一模拟信号处理单元的输入端均与一行或一列卷帘快门模块的输出端连接，每个第一模拟信号处理单元的输出端均与一个第一比较器的第一输入端连接；每个第二模拟信号处理单元的输入端均与一个全局快门模块的输出端连接，每个第一模拟信号处理单元的输出端均与一个第二比较器的第一输入端连接。
在本申请实施例中，在卷帘快门模块的输出信号和全局快门模块的输出信号进入模数转换模块之前，可以先进入模拟信号处理模块进行处理。每个第一模拟信号处理单元均与一行或一列卷帘快门模块的输出端连接，用于处理卷帘快门模块的输出信号，每个第二模拟信号处理单元均与一个像素中的全局快门模块的输出端连接，用于处理一个全局快门模块的输出信号。由于卷帘快门模块的输出信号和全局快门模块的输出信号在模拟信号处理模块部分单独走线，互不干扰，可以降低噪音串扰。
在本申请的一个可能的实施方式中，第一模拟信号处理单元和第二模拟信号处理单元均包括：降噪电路和放大器；降噪电路的输入端与像素的输出端连接，降噪电路的输出端与放大器的输入端连接，放大器的输出端与模数转换模块的输入端连接。
也就是说，模拟信号处理模块中可以包括降噪电路和放大器两个器件，以对卷帘快门模块的输出信号和全局快门模块的输出信号进行初始的降噪处理和信号的可调增益放大。
其中，降噪电路可以为双相关采样(Correlated Double Sampling，CDS)电路或多相关采样(Correlated Multiple Sampling，CMS)电路，放大器可以为可调增益放大器(Progammable Gain Amplifier，PGA)。
在本申请的一个具体的实施方式中，如图4所示，CDS电路将噪音信号和像素输出的信号分别存储在CNoise和CSignal两个电容内。当φHLD信号拉高后像素输出的信号和噪音信号同时进入差分放大器的正负极，输出的信号为消除了噪音的像素输出的信号。PGA主要由一个运算放大器组成，通过可变电容CGain和CIn进行增益调节。φRST信号用于PGA的重置，φREF信号为放大器的参考电压。PGA输出放大后的像素输出的信号，进入SS-ADC模块后直接通入一个比较器与斜波信号φRAMP进行比较。当斜波电压变化至等于像素输出的信号时，比较器输出一个高电平信号停止N-bit计数器信号ΦCOUNT的计数。停止时的φCOUNT计数缓存于由N-bit闩锁(Latch)电路组成的缓存中，完成模数转换。
本申请实施例还提供了一种电子设备，包括上述任一实施例提供的信号处理装置。且能达到相同的技术效果，为避免重复，这里不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所述的方法。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (10)

1.一种信号处理装置，其特征在于，连接于图像传感器，所述图像传感器包括呈阵列分布的多个像素，所述像素包括卷帘快门模块和全局快门模块中的至少一者；所述信号处理装置包括：数据选择模块、模数转换模块和数字信号处理模块；
所述数据选择模块与所述像素连接，用于根据所述像素内的模块类型确定导通的通路，所述模块类型包括所述卷帘快门模块和所述全局快门模块；
所述模数转换模块与所述数据选择模块连接，用于将所述卷帘快门模块和所述全局快门模块中的至少一者的输出信号并行转换为数字信号；
所述数字信号处理模块与所述模数转换模块连接，用于对所述数字信号进行信号处理。
2.根据权利要求1所述的信号处理装置，其特征在于，所述数据选择模块包括第一开关和第二开关；
所述第一开关的第一端与一行或一列所述卷帘快门模块的输出端连接，所述第一开关的第二端与所述模数转换模块的输入端连接；
所述第二开关的第一端与一行或一列所述全局快门模块的输出端连接，所述第二开关的第二端与所述模数转换模块的输入端连接。
3.根据权利要求2所述的信号处理装置，其特征在于，所述模数转换模块包括：多个第一比较器、多个第一缓存器、多个第二比较器和多个第二缓存器；
每个所述第一比较器的第一输入端均与一行或一列所述卷帘快门模块的输出端连接，每个所述第一比较器的第二输入端均与参考信号端子连接，每个所述第一比较器的输出端均与一个所述第一缓存器的输入端连接；
每个所述第二比较器的第一输入端均与一行或一列所述全局快门模块的输出端连接，每个所述第二比较器的第二端均与所述参考信号端子连接，每个所述第二比较器的输出端均与一个所述第二缓存器的输入端连接。
4.根据权利要求3所述的信号处理装置，其特征在于，所述信号处理装置还包括：模拟信号处理模块，所述模拟信号处理模块包括多个第一模拟信号处理单元和多个第二模拟信号处理单元；
每个所述第一模拟信号处理单元的输入端均与一行或一列所述卷帘快门模块的输出端连接，每个所述第一模拟信号处理单元的输出端均与一个所述第一比较器的第一输入端连接；
每个所述第二模拟信号处理单元的输入端均与一行或一列所述全局快门模块的输出端连接，每个所述第二模拟信号处理单元的输出端均与一个所述第二比较器的第一输入端连接。
5.根据权利要求1所述的信号处理装置，其特征在于，所述数据选择模块包括第一开关和第二开关；
所述第一开关的第一端与一行或一列所述卷帘快门模块的输出端连接，所述第一开关的第二端与所述模数转换模块的输入端连接；
所述第二开关的第一端与一个所述全局快门模块的输出端连接，所述第二开关的第二端与所述模数转换模块的输入端连接。
6.根据权利要求5所述的信号处理装置，其特征在于，所述模数转换模块包括：多个第一比较器、多个第一缓存器、多个第二比较器和多个第二缓存器；
每个所述第一比较器的第一输入端均与一行或一列所述卷帘快门模块的输出端连接，每个所述第一比较器的第二输入端均与参考信号端子连接，每个所述第一比较器的输出端均与一个所述第一缓存器的输入端连接；
每个所述第二比较器的第一输入端均与一个所述全局快门模块的输出端连接，每个所述第二比较器的第二输入端均与所述参考信号端子连接，每个所述第二比较器的输出端均与一个所述第二缓存器的输入端连接。
7.根据权利要求6所述的信号处理装置，其特征在于，所述信号处理装置还包括：模拟信号处理模块，所述模拟信号处理模块包括多个第一模拟信号处理单元和多个第二模拟信号处理单元；
每个所述第一模拟信号处理单元的输入端均与一行或一列所述卷帘快门模块的输出端连接，每个所述第一模拟信号处理单元的输出端均与一个所述第一比较器的第一输入端连接；
每个所述第二模拟信号处理单元的输入端均与一个所述全局快门模块的输出端连接，每个所述第一模拟信号处理单元的输出端均与一个所述第二比较器的第一输入端连接。
8.根据权利要求3或6所述的信号处理装置，其特征在于，所述参考信号端子为斜波信号发生器，所述信号处理装置还包括：计数器；
所述计数器与所述第一缓存器的输入端连接，在所述斜波信号发生器的输出信号低于所述卷帘快门模块的输出信号的情况下，所述计数器增加一位至所述第一缓存器；
所述计数器与所述第二缓存器的输入端连接，在所述斜波信号发生器的输出信号低于所述全局快门模块的输出信号的情况下，所述计数器增加一位至所述第二缓存器。
9.根据权利要求4或7所述的信号处理装置，其特征在于，所述第一模拟信号处理单元和所述第二模拟信号处理单元均包括：降噪电路和放大器；
所述降噪电路的输入端与所述像素的输出端连接，所述降噪电路的输出端与所述放大器的输入端连接，所述放大器的输出端与所述模数转换模块的输入端连接。
10.一种电子设备，其特征在于，包括如权利要求1-9任一项所述的信号处理装置。
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