CN115396059A - 一种时间同步方法和装置 - Google Patents

Abstract

本申请属于工业互联网技术领域。具体提供了一种时间同步方法和装置，该方法包括在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；基于所述时间偏差生成时间调整命令；根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。基于本申请提供的技术方案，可以提高时间敏感网络的门控精度。

Description

一种时间同步方法和装置

技术领域

本发明涉及一种工业互联网技术领域，特别涉及一种时间同步方法和装置。

背景技术

网络中的精确时间同步协议报文往往以固定周期发送，将网络中的主(master)设备时间发送给网络中各个从(slave)设备。在一个精确时间同步协议报文的周期内，网络中的从设备由于设备本地计时时钟(clock)与网络中主设备计时时钟频率存在偏差，从而引起从设备与网络中主设备的计时偏差。

目前，各个从设备在运行精确时间同步协议时，根据主设备发送精确时间同步协议报文中的时间来调整从设备的时间。从设备的计时电路一般包括集中式和分布式两种。集中式的计时电路在芯片规模较大时，会导致中心计时节点的负载较多，工作主频难以提高。在分布式的计时电路中，中心节点发送连续的两次秒同步节拍信号的间隔时间内，模块计时节点会产生偏差，直到再次收到同步信号才可消除该偏差。但是，在时间敏感网络(TSN)中，该偏差会影响TSN队列调度的门控精度，尤其是在芯片本地计时时钟频率偏差比较大时，会导致队列门控精度变得很差。

发明内容

有鉴于此，本发明提供一种时间同步方法和装置，不仅可以实现芯片中计时节点与网络中主计时节点的时间同步，还可以提高时间敏感网络的门控精度。

为了达到上述目的，本申请第一方面提供了一种时间同步方法，包括：在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；基于所述时间偏差生成时间调整命令；根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

由上，通过在中心计时节点和各个模块计时节点之间实时发送实时调整脉冲，并根据实时调整脉冲来调整芯片中的各个计时节点的时间，实现了各个计时节点与网络主时钟精确时间的同步；另外，由于该实时调整脉冲是关于秒内计时的实时计时调整脉冲，因此，可以提高秒内时间敏感网络的门控精度。

作为第一方面的一种可能的实现方式，所述根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：若所述时间偏差包括秒计时的时间偏差，则直接将所述中心计时节点的秒计时时间更新。

作为第一方面的一种可能的实现方式，所述根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：若所述时间偏差包括秒内计时的时间偏差，则基于所述芯片计时时钟的频率和所述时间偏差的差值确定第一调整步值和调整次数；基于所述第一调整步值和所述调整次数调整所述芯片的中心计时节点的时间。

由上，分别提供了对于不同精度的时间偏差，中心计时节点时间调整的方式，通过上述调整，可以提高中心计时节点的时间同步精度。

作为第一方面的一种可能的实现方式，所述时间偏差包括偏差方向和偏差大小。

作为第一方面的一种可能的实现方式，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：根据所述芯片计时时钟的频率生成第二调整步值；根据所述第二调整步值和所述芯片计时时钟的计时周期调整所述模块计时节点的时间。

作为第一方面的一种可能的实现方式，还包括：根据同步信号脉冲调整所述芯片的模块计时节点的时间；所述根据所述实时调整脉冲调整后得到的时间与根据所述同步信号脉冲调整后得到的时间存在偏差时，则将所述根据所述同步信号脉冲调整后得到的时间作为所述模块计时节点的更新时间。

由上，提供了根据实时调整脉冲以及同步信号脉冲来调整模块计时节点时间的实现方式，通过上述调整，可以提高模块计时节点的时间同步精度。

作为第一方面的一种可能的实现方式，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：在所述模块计时节点进行时间调整时：前一模块计时节点将实时调整脉冲传递至相邻的下一模块计时节点，以调整所述下一模块计时节点的时间。

作为第一方面的一种可能的实现方式，还包括：将所述实时调整脉冲延迟一拍发送至所述下一模块计时节点。

本申请第二方面提供了一种时间同步装置，包括：确定模块、第一生成模块、第二生成模块和调整模块。确定模块，用于在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；第一生成模块，用于基于所述时间偏差生成时间调整命令；第二生成模块，用于根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；调整模块，用于根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

本申请第三方面提供了一种计算设备，包括：处理器，以及存储器；所述存储器，其上存储有程序指令，所述程序指令当被所述处理器执行时使得所述处理器执行上述第一方面任一项所述的时间同步方法。

附图说明

下面参照附图来进一步说明本申请的各个技术特征和它们之间的关系。附图为示例性的，一些技术特征并不以实际比例示出，并且一些附图中可能省略了本申请所属技术领域中惯用的且对于理解和实现本申请并非必不可少的技术特征，或是额外示出了对于理解和实现本申请并非必不可少的技术特征，也就是说，附图所示的各个技术特征的组合并不用于限制本申请。另外，在本申请全文中，相同的附图标记所指代的内容也是相同的。具体的附图说明如下：

图1为本申请相关技术提供的一种集中式本地计时电路的框架图；

图2为本申请相关技术提供的一种分布式本地计时电路的框架图；

图3为本申请实施例提供的一种时间同步电路的框架图；

图4为本申请实施例提供的一种时间同步方法的流程图；

图5为本申请实施例提供的一种TSN交换芯片的框架图；

图6为本申请实施例提供的一种时间同步装置的结构示意图；

图7为本申请实施例提供的一种计算设备的结构示意图；

图8为本申请实施例提供的另外一种计算设备的结构示意图。

具体实施方式

说明书和权利要求书中的词语“第一、第二、第三等”或模块A、模块B、模块C等类似用语，仅用于区别类似的对象，不代表针对对象的特定排序，可以理解地，在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。

在以下的描述中，所涉及的表示步骤的标号，如S110、S120……等，并不表示一定会按此步骤执行，在允许的情况下可以互换前后步骤的顺序，或同时执行。

说明书和权利要求书中使用的术语“包括”不应解释为限制于其后列出的内容；它不排除其它的元件或步骤。因此，其应当诠释为指定所提到的所述特征、整体、步骤或部件的存在，但并不排除存在或添加一个或更多其它特征、整体、步骤或部件及其组群。因此，表述“包括装置A和B的设备”不应局限为仅由部件A和B组成的设备。

本说明书中提到的“一个实施例”或“实施例”意味着与该实施例结合描述的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在本说明书各处出现的用语“在一个实施例中”或“在实施例中”并不一定都指同一实施例，但可以指同一实施例。此外，在一个或多个实施例中，能够以任何适当的方式组合各特定特征、结构或特性，如从本公开对本领域的普通技术人员显而易见的那样。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。如有不一致，以本说明书中所说明的含义或者根据本说明书中记载的内容得出的含义为准。另外，本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。

在对本申请具体实施方式进行详细说明之前，首先对本申请的相关技术进行详细介绍。

如图1所示，相关技术提供了一种集中式本地计时电路的实现方案。在该实现方案中，芯片一般由一个中心计时节点和多个模块计时节点组成。该中心计时节点用于接收本地计时时钟(clock)的信号以及精确时间同步协议报文。而芯片内其他的计时节点(模块计时节点)需要使用本地计时时间时，则需要使用中心计时节点下发的计时信号。在该相关技术中，在芯片规模比较大时，使用芯片本地计时时间的模块数量较多时，则中心计时节点所对应的负载就较多，此时若芯片面积较大时，会导致芯片上的走线比较长，使芯片的物理实现比较困难；另外，在该相关技术中，由于芯片的中心计时节点所对应的负载较多，因此芯片工作的主频也难以提高。

如图2所示，相关技术还提供了一种分布式本地计时电路的实现方案。在该实现方案中，芯片同样由一个中心计时节点和多个模块计时节点组成。中心计时节点和各个模块计时节点以本地时钟主频作为计时基准，各自独立计时。中心计时节点通过将同步信号脉冲以秒计时为周期发送至与其相邻的模块计时节点，该模块计时节点将同步脉冲发送至与其相邻的下一模块计时节点，以此类推发送同步信号，直到传递至最后一个模块计时节点。在该相关技术中，中心计时节点接收到精确时间同步协议报文时，根据时间偏差调整中心计时节点的计时时间。各个模块计时节点在收到同步信号脉冲时调整自身的计时时间，从而实现了芯片计时时间的同步。但是，该在相关技术中，芯片规模比较大时，芯片的物理实现虽然较为简单，但是在中心计时节点发送连续的两次同步信号脉冲节拍的时间间隔内，模块计时节点的本地计时将会存在秒内偏差，然而这个偏差只有在下次接收到同步信号后才能消除。在时间敏感网络的应用中，该秒内偏差会影响时间敏感网络的门控精度，尤其是在芯片本地计时时钟的频率偏差较大时，会导致时间敏感网络的门控精度变得很差，无法满足应用要求。

基于对相关技术的研究，下面结合附图，对本申请实施例提供的一种时间同步方法进行详细说明。

如图3所示为本申请实施例提供的一种时间同步电路的框架图。该时间同步电路包括一个中心计时节点和多个模块计时节点。如图3所示，该中心计时节点的输出端与模块计时节点1的输入端连接，模块计时节点1的输出端与模块计时节点2的输入端连接，按照上述首尾连接的方式，直到连接至芯片中最终一个模块计时节点n。另外，无论是中心计时节点，还是各个模块计时节点，其均可接收计时时钟信号(clock)，因此，该架构模式为分布式模式。应理解，上述的连接可以是线缆连接，也可以通信连接，本实施例不做限制。

在本实施例中，中心计时节点的输入端用于接收精确时间同步协议、时间调整命令和计时时钟信号；中心计时节点的输出端用于输出实时调整脉冲和同步信号脉冲。在本实施例中，同步信号脉冲为秒计时的脉冲，例如该同步信号脉冲可以为每秒发送一次。实时调整脉冲为秒内计时的脉冲，例如该实时调整脉冲可以为每纳秒发送一次。模块计时节点的输入端用于接收上一计时节点发送的实时调整脉冲和同步信号脉冲，还用于接收计时时钟信号；其中，上一计时节点可以是中心计时节点，也可以是模块计时节点。

如图4所示为本申请实施例提供的一种时间同步方法的流程图。该方法的实现过程主要包括步骤S110-S140，下面对各个步骤依次进行介绍：

S110：在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差。

在本实施例中，精确时间同步协议可以包括：IEEE 1588(PTP)或IEEE 8021.AS(gPTP)等。精确时间同步协议工作于主从模式，借助时钟同步报文完成时钟校准。网络主时钟周期性发送同步报文，从时钟根据接收到的报文的时间戳信息，计算出主从线路报文传输的时间延迟和主从时钟的时钟偏移，相应的调整本地时间，使从时钟保持与网络主时钟一致的时间基准。

在本实施例中，芯片的当前时间由芯片的本地时钟获取；精确时间同步协议报文中包含有网络主时钟的时间戳。通过对芯片的当前时间和网络主时钟的时间戳进行减法运算来获得二者的时间偏差。应理解，本实施例所说的时间偏差包括偏差方向和偏差大小。作为一种实现方式，可以通过差值的正负号来确定偏差方向，可以通过差值的绝对值来确定偏差大小。

S120：基于所述时间偏差生成时间调整命令。

其中，该时间调整命令中包括调整的大小和调整的方向。例如：若通过步骤S110计算获得时间偏差为-5ns，则该时间调整命令应包括朝正向调整5ns。应理解，这里的正向或者负向可以根据正负号来确定，其是可以预先定义的。例如，将时间偏差为正号时定义为正向调整，即：将当前时间调快，将时间偏差为负号时定义为负向调整，即：将当前时间调慢。

S130：根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲。

在本实施例中，如果时间偏差包括秒计时的时间偏差，例如时间偏差为2s，则直接将中心计时节点的秒计时时间进行修改更新。如果时间偏差包括秒内计时的时间偏差，则基于芯片计时时钟的频率和时间偏差的差值确定第一调整步值和调整次数。其中，所述步值为两次调整脉冲之间的时间间隔。

具体的：通过芯片计时时钟的频率确定出芯片计时时钟的周期，将芯片计时时钟的周期作为第一调整步值；然后根据时间偏差和第一调整步值来确定调整次数。例如：芯片计时时钟的频率为500MHz，那么第一调整步值则为：1/500MHz＝2ns。若此时的时间偏差为200ns，则需要在1s内以2ns的步值调整100次，即调整次数为100次。

接下来，基于上述确定出的第一调整步骤和调整次数来调整芯片中中心计时节点的时间。

在中心计时节点每次进行时间调整时，将实时调整脉冲信号发送给其下一模块计时节点。该实时脉冲信号为关于秒内时间调整的脉冲，另外，该实时脉冲信号中包括调整的大小和调整的方向。应理解，本实施例中的模块计时节点可以为各以太网接口MAC或PHY等。

S140：根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

在本实施例中，当模块计时节点未接收到实时调整脉冲时，此时以芯片计时时钟的周期为单位进行正常计时。

作为一种实现方式，当存在多个模块计时节点时，则根据所述实时调整脉冲依次调整所述芯片的各个模块计时节点的时间。

当模块计时节点接收到实时调整脉冲时，则首先根据芯片计时时钟的频率生成第二调整步值，然后根据第二调整步值和芯片计时时钟的计时周期调整模块计时节点的时间。

具体的：通过芯片计时时钟的频率确定出芯片计时时钟的周期，将芯片计时时钟的周期作为第二调整步值。然后在芯片计时时钟的下一计时周期内叠加第二调整步值。例如：芯片计时时钟的频率为500MHz，那么第二调整步值则为：1/500MHz＝2ns。如果调整方向为正时，则在下一计时周期内该模块计时节点的时间+4ns。如果调整方向为负时，则在下一计时周期内该模块计时节点的时间+0ns。应理解，由于该芯片计时时钟的频率为500MHz，如果第二调整步值则为0的情况下，则下一计时周期内该模块计时节点的时间+2ns，因此，在存在2ns的正向调整步值时，则下一计时周期内该模块计时节点的时间+4ns。在在存在2ns的负向调整步值时，则下一计时周期内该模块计时节点的时间+0ns。

另外，由图3可以看出，各个计时节点之间除了存在有实时调整脉冲之外，还存在同步信号脉冲。在本实施例中，同步信号脉冲为秒计时发送的脉冲，例如：可以为1s发送一次；而实时调整脉冲为秒内计时脉冲，例如：可以为1ns发送一次。因此，在计时节点接收到同步信号脉冲时，根据同步信号脉冲调整芯片的计时节点的时间；在计时节点接收到实时调整脉冲时，根据实时调整脉冲调整芯片的计时节点的时间。作为一种实现方式，根据实时调整脉冲调整后得到的计时节点的时间T1与根据同步信号脉冲调整后得到的计时节点的时间T2存在偏差(即不一致)时，则将根据同步信号脉冲调整后得到的时间T2作为计时节点的更新时间。可以理解地，即：在秒内出现时间误差时，以实时调整脉冲的调整指令为标准进行调整，以秒计时出现时间误差时，以同步信号脉冲的调整指令为标准进行调整。

在该模块计时节点每次进行时间调整时，将实时调整脉冲延迟一拍(即一个周期)发送给其相邻的下一模块计时节点，以调整下一模块计时节点的时间。以此类推将实时调整脉冲和调整方向发送到芯片所有的计时节点，从而实现芯片中所有计时节点与网络主时钟时间的同步。

基于本申请实施例提供的时间同步方法，若计时时钟为500MHz时，则可以将模块计时节点与网络主时钟时间的同步精度控制到2ns，从而提高时间敏感网络的门控精度。

如图5所示，为本申请实施例提供的一种TSN交换芯片，该TSN交换芯片中Devcpu模块作为中心计时节点，该TSN交换芯片中各个以太网接口MAC模块作为多个模块计时节点。通过上述实施例所提供的时间同步方法，通过在Devcpu模块和各个MAC模块之间发送实时调整脉冲和调整方向信号，实现了各个MAC模块与网络主时钟精确时间的同步，保证了在MAC模块的TSN出口队列门控调度的精度。

本申请的另一实施例提供一种时间同步装置，该装置可以由软件系统实现，也可以由硬件设备实现，还可以由软件系统和硬件设备结合来实现。应理解，时间同步方法和时间同步装置是基于同一构思的，由于方法及装置解决问题的原理相似，因此装置与方法的实施可以相互参见，重复之处不再赘述。

应理解，图6仅是示例性地展示了一种时间同步装置的一种结构化示意图，本申请并不限定对该车道结构的识别装置中功能模块的划分。如图6所示，该时间同步装置可以在逻辑上分成多个模块，每个模块可以具有不同的功能，每个模块的功能由可以电子设备中的处理器读取并执行存储器中的指令来实现。示例性的，该时间同步装置包括确定模块610、第一生成模块620、第二生成模块630和调整模块640。

在一种可选的实现方式中，该时间同步装置用于执行图4示出的步骤S110-S140中描述的内容。具体的，可以为：确定模块610，用于在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；第一生成模块620，用于基于所述时间偏差生成时间调整命令；第二生成模块630，用于根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；调整模块640，用于根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

在一些实施例中，根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：若所述时间偏差包括秒计时的时间偏差，则直接将所述中心计时节点的秒计时时间更新。

在本实施例中，根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：若所述时间偏差包括秒内计时的时间偏差，则基于所述芯片计时时钟的频率和所述时间偏差的差值确定第一调整步值和调整次数；基于所述第一调整步值和所述调整次数调整所述芯片的中心计时节点的时间。

在一些实施例中，所述时间偏差包括偏差方向和偏差大小。

在一些实施例中，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：根据所述芯片计时时钟的频率生成第二调整步值；根据所述第二调整步值和所述芯片计时时钟的计时周期调整所述模块计时节点的时间。

在一些实施例中，还包括：根据同步信号脉冲调整所述芯片的模块计时节点的时间；所述根据所述实时调整脉冲调整后得到的时间与根据所述同步信号脉冲调整后得到的时间存在偏差时，则将所述根据所述同步信号脉冲调整后得到的时间作为所述模块计时节点的更新时间。

在一些实施例中，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：在所述模块计时节点进行时间调整时：前一模块计时节点将实时调整脉冲传递至相邻的下一模块计时节点，以调整所述下一模块计时节点的时间。

在一些实施例中，还包括：将所述实时调整脉冲延迟一拍(即一个周期)发送至所述下一模块计时节点。

本申请实施例还提供一种计算设备，包括处理器，以及存储器。存储器上存储有程序指令，程序指令当被处理器执行时使得处理器执行图4对应的实施例的方法，或其中的各可选实施例。

图7是本申请实施例提供的一种计算设备900的结构性示意性图。该计算设备900包括：处理器910、存储器920。

应理解，图7中所示的计算设备900中还可包括通信接口930，可以用于与其他设备之间进行通信。

其中，该处理器910可以与存储器920连接。该存储器920可以用于存储该程序代码和数据。因此，该存储器920可以是处理器910内部的存储单元，也可以是与处理器910独立的外部存储单元，还可以是包括处理器910内部的存储单元和与处理器910独立的外部存储单元的部件。

可选的，计算设备900还可以包括总线。其中，存储器920、通信接口930可以通过总线与处理器910连接。总线可以是外设部件互连标准(Peripheral ComponentInterconnect，PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。

应理解，在本申请实施例中，该处理器910可以采用中央处理单元(CentralProcessing Unit，CPU)。该处理器还可以是其它通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门矩阵(Field Programmable Gate Array，FPGA)或者其它可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。或者该处理器910采用一个或多个集成电路，用于执行相关程序，以实现本申请实施例所提供的技术方案。

该存储器920可以包括只读存储器和随机存取存储器，并向处理器910提供指令和数据。处理器910的一部分还可以包括非易失性随机存取存储器。例如，处理器910还可以存储设备类型的信息。

在计算设备900运行时，所述处理器910执行所述存储器920中的计算机执行指令执行上述方法的操作步骤。

应理解，根据本申请实施例的计算设备900可以对应于执行根据本申请各实施例的方法中的相应主体，并且计算设备900中的各个模块的上述和其它操作和/或功能分别为了实现本实施例各方法的相应流程，为了简洁，在此不再赘述。

本申请实施例还提供了另外一种计算设备，如图8所示为该实施例提供的另一种计算设备1000的结构性示意性图，包括：处理器1010，以及接口电路1020，其中，处理器1010通过接口电路1020访问存储器，存储器存储有程序指令，程序指令当被处理器执行时使得处理器执行图4对应的实施例的方法。另外，该计算设备还可包括通信接口、总线等，具体可参见图7所示的实施例中的介绍，不再赘述。示例性的，该接口电路1020可以为CAN总线或者LIN总线。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时用于执行一种时间同步方法，该方法包括上述各个实施例所描述的方案中的至少之一。

本申请实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是，但不限于，电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括、但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言或其组合来编写用于执行本申请操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

注意，上述仅为本申请的较佳实施例及所运用的技术原理。本领域技术人员会理解，本申请不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本申请的构思的情况下，还可以包括更多其他等效实施例，均属于本申请的保护范畴。

Claims (10)

1.一种时间同步方法，其特征在于，包括：

在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；

基于所述时间偏差生成时间调整命令；

根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；

根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

2.根据权利要求1所述的方法，其特征在于，所述根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：

若所述时间偏差包括秒计时的时间偏差，则直接将所述中心计时节点的秒计时时间更新。

3.根据权利要求1所述的方法，其特征在于，所述根据所述时间调整命令调整所述芯片的中心计时节点的时间，包括：

若所述时间偏差包括秒内计时的时间偏差，则基于所述芯片计时时钟的频率和所述时间偏差的差值确定第一调整步值和调整次数；

基于所述第一调整步值和所述调整次数调整所述芯片的中心计时节点的时间。

4.根据权利要求1所述的方法，其特征在于，所述时间偏差包括偏差方向和偏差大小。

5.根据权利要求1所述的方法，其特征在于，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：

根据所述芯片计时时钟的频率生成第二调整步值；

根据所述第二调整步值和所述芯片计时时钟的计时周期调整所述模块计时节点的时间。

6.根据权利要求5所述的方法，其特征在于，还包括：

根据同步信号脉冲调整所述芯片的模块计时节点的时间；

所述根据所述实时调整脉冲调整后得到的时间与根据所述同步信号脉冲调整后得到的时间存在偏差时，则将所述根据所述同步信号脉冲调整后得到的时间作为所述模块计时节点的更新时间。

7.根据权利要求1所述的方法，其特征在于，所述根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间，包括：

在所述模块计时节点进行时间调整时：前一模块计时节点将实时调整脉冲传递至相邻的下一模块计时节点，以调整所述下一模块计时节点的时间。

8.根据权利要求7所述的方法，其特征在于，还包括：

将所述实时调整脉冲延迟一个周期发送至所述下一模块计时节点。

9.一种时间同步装置，其特征在于，包括：

确定模块，用于在接收到精确时间同步协议报文时，确定芯片当前时间与所述报文中的网络主时钟当前时间的时间偏差；

第一生成模块，用于基于所述时间偏差生成时间调整命令；

第二生成模块，用于根据所述时间调整命令调整所述芯片的中心计时节点的时间，并生成实时调整脉冲；其中，所述实时调整脉冲为关于秒内时间调整的脉冲；

调整模块，用于根据所述实时调整脉冲依次调整所述芯片的模块计时节点的时间。

10.一种计算设备，其特征在于，包括：

处理器，以及存储器；

所述存储器，其上存储有程序指令，所述程序指令当被所述处理器执行时使得所述处理器执行权利要求1-8任一项所述的时间同步方法。

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