CN115394743A - 一种半导体封装器件、框架产品及其制作方法 - Google Patents

一种半导体封装器件、框架产品及其制作方法 Download PDF

Info

Publication number
CN115394743A
CN115394743A CN202210967277.6A CN202210967277A CN115394743A CN 115394743 A CN115394743 A CN 115394743A CN 202210967277 A CN202210967277 A CN 202210967277A CN 115394743 A CN115394743 A CN 115394743A
Authority
CN
China
Prior art keywords
chip
pin
semiconductor package
base island
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210967277.6A
Other languages
English (en)
Inventor
雒继军
费晓娥
江超
林品旺
孙创
梁晓峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tuoer Microelectronics Co ltd
FOSHAN BLUE ROCKET ELECTRONICS CO LTD
Original Assignee
Tuoer Microelectronics Co ltd
FOSHAN BLUE ROCKET ELECTRONICS CO LTD
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tuoer Microelectronics Co ltd, FOSHAN BLUE ROCKET ELECTRONICS CO LTD filed Critical Tuoer Microelectronics Co ltd
Priority to CN202210967277.6A priority Critical patent/CN115394743A/zh
Publication of CN115394743A publication Critical patent/CN115394743A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请涉及半导体器件加工技术领域，提供一种半导体封装器件，包括封装层，设置在封装层内的芯片，沿第一预设方向延伸设置的粘片基岛，芯片设置在粘片基岛上；设置在封装层上的多个功能性引脚，多个功能性引脚与芯片或/和粘片基岛电连接；其中，功能性引脚包括：引脚本体，其位于封装层内，且部分裸露出封装层的表面；第一凹槽和第二凹槽，分别设置在引脚本体沿第一预设方向的两对立侧面上；第一台阶和第二台阶，分别设置在引脚本体沿第二预设方向的两对立侧面上，其中第二预设方向垂直于第一预设方向；封装层均填充第一凹槽、第二凹槽、第一台阶以及第二台阶。解决现有技术中引脚的接合性较差而导致易脱落、松动的问题。

Description

一种半导体封装器件、框架产品及其制作方法
技术领域
本申请涉及半导体元器件加工技术领域，更具体地说，是涉及一种半导体封装器件、框架产品及其制作方法。
背景技术
目前消费类产品向小型化、高集成度方向发展，现有的半导体封装结构例如DFN或QFN均为扁平封装结构，以其优越使用性能及适用性得到广泛使用。
而目前市场上使用的DFN或QFN系列封装结构中存在以下问题：传统DFN或QFN系列封装的功能性引脚为柱形圆滑形状，与塑封料(封装层)之间的接合性较差，容易在划片过程中因为受力而导致功能性引脚脱落、松动问题，严重影响了半导体封装件器件的质量。
因此，现有技术还有待于改进和发展。
发明内容
本申请的目的在于提供一种半导体封装器件、框架产品及其制作方法，解决现有技术中由于封装的功能性引脚为柱形圆滑形状，其与塑封料之间的接合性较差而导致易脱落、松动的问题。
为实现上述目的，本申请采用的技术方案是：
本申请提供一种半导体封装器件，包括封装层，设置在封装层内的芯片，其特征在于，半导体封装器件还包括：
沿第一预设方向延伸设置的粘片基岛，芯片设置在粘片基岛上；
以及
设置在封装层上的多个功能性引脚，多个功能性引脚与芯片或/和粘片基岛电连接；
其中，功能性引脚包括：引脚本体，引脚本体位于封装层内，且部分裸露出封装层的表面；
第一凹槽和第二凹槽，第一凹槽和第二凹槽分别设置在引脚本体沿第一预设方向的两对立侧面上；
第一台阶和第二台阶，第一台阶和第二台阶分别设置在引脚本体沿第二预设方向的两对立侧面上，其中第二预设方向垂直于第一预设方向；
封装层均填充第一凹槽、第二凹槽、第一台阶以及第二台阶。
在一个实施例中，引脚本体包括：
外焊接部，外焊接部裸露在封装层的表面；
中间部，中间部位于封装层内，且固定连接外焊接部；
引线连接部，引线连接部固定连接中间部，且位于封装层内；
外焊接部与引线连接部之间间隔形成第一凹槽和第二凹槽，第一凹槽和第二凹槽分别位于中间部沿第一预设方向的两侧。
在一个实施例中，第一台阶和第二台阶分别位于中间部沿第二预设方向的两侧；
第一台阶和第二台阶使引脚本体在垂直于第一预设方向的横截面形状为Z形；
第一台阶和第二台阶分别开设在中间部相对立的两侧面上，且第一台阶的台阶开口和第二台阶的台阶开口朝向上下方向对立开设；
外焊接部设置为长方体，引线连接部设置为T型。
在一个实施例中，粘片基岛的背面具有半蚀刻面，封装层覆盖粘片基岛的半蚀刻面；
半蚀刻面内设置有嵌入式凹槽；
粘片基岛的四角位置设有穿透过孔。
在一个实施例中，嵌入式凹槽的内壁上具有凹凸结构层。
在一个实施例中，引脚本体与粘片基岛分别独立间隔设置；
或者
粘片基岛与至少一个引脚本体固定连接。
在一个实施例中，多个功能性引脚均位于封装层的边缘处，且均匀分布在粘片基岛沿第二预设方向的两侧；
或者
粘片基岛的表面与功能性引脚表面均设有金属镀层。
另一方面，一种半导体封装器件的框架产品，其中包括框架体，以及设置在框架体上的多个如上的半导体封装器件；
多个半导体封装器件阵列式间隔排布连接在框架体上。
第三方面，一种半导体封装器件的制作方法，用于制作如上的半导体封装器件的框架产品，包括步骤：
提供一具有预设厚度的基板，通过切割、规划蚀刻、电离子击打等方法，形成框架体以及多个具有凹槽、台阶的功能性引脚、粘片基岛的框架单元，其中功能性引脚连接在框架体上，粘片基岛的边缘连接在框架体上；
在框架体底部贴上一层保护膜，保护膜可以是高分子保护膜；
每一框架单元中，在粘片基岛的表面的预定位置通过印刷、喷涂或沾胶方式涂覆粘片材料；
每一框架单元中，提供芯片，通过位置识别将芯片放置到粘片材料的正中间位置，并进行高温固化；
每一框架单元中，通过引线将的芯片的压焊区与功能性引脚或粘片基岛对应焊接，其中焊接过程在密封轨道内填充有N2-H2的混合气体的环境下进行；
将粘片基岛、功能性引脚、芯片、引线进行注塑包封，形成封装层，并固化后脱模成型为半成品；
将半成品进行热老化反应，以固化封装层和释放内部存在的残留应力；
去除保护膜，使得功能性引脚通过化学置换反应而在其表面沉积锡层；
对半成本按各框架单元进行划片切割，得到单个半导体封装器件。
在一个实施例中，提供一基板的步骤中：
基板材质为：C7025材质或C194材质；
或者
提供芯片，通过位置识别将芯片放置到粘片材料的正中间位置，并进行高温固化的步骤中：
芯片通过粘片材料连接在粘片基岛上，并在烤箱内进行加热连续固化，固化温度设置为160℃-180℃之间，固化时间为3小时±10分钟；
或者
焊接过程在密封轨道内通过填充有N2-H2的混合气体的环境下进行的步骤中：
引线为金线、铜线或者合金钯铜线，N2-H2的混合气体中的H2合含量5％-7％；
或者
将半成品进行热老化反应的步骤中：
热老化温度为170±10℃，热老化时间为300±20分钟。
本申请提供的一种半导体封装器件、框架产品及其制作方法的有益效果至少在于：通过将功能性引脚上设置第一凹槽和第二凹槽，从而引脚本体的侧面中间位置能蚀刻出凹槽结构，使引脚本体在第一预设方向上形成侧面“工”字形结构。另外在引脚本体的两侧设置第一凹槽和第二凹槽，使功能性引脚在第二预设方向上形成“Z”字型结构。当通过封装层进行封装后，使封胶填充第一凹槽、第二凹槽、第一台阶以及第二台阶。从而通过第一预设方向的“工”字形结构固定封装层，第二预设方向的“Z”字型结构固定封装层，而且位于引脚本体的四个侧面上的第一凹槽、第二凹槽、第一台阶以及第二台阶形成错位的槽位结构，通过第一预设方向和第二预设方向的不同槽位，形成对封装层的错位固定连接，增强功能性引脚与塑封料之间的结合性能，同时，采用侧面“工”字型结构，在保证引脚本体的上侧的焊接面积同时，增大了引脚本体的下侧的焊接面积，提升引脚的承载焊接性能；而两端的第一台阶以及第二台阶使引脚本体形成的“Z”字型结构，不仅有效增强封装层的卡接能力，防止切割过程的拉伸不良所导致的脱落；而且引脚本体内侧因台阶面向上凹陷，增大半导体封装器件的底部的可布线分布范围，提升后期的电路应用的适用性及设计操作可行性。通过本半导体封装器件的结构，划片过程中的导致功能性引脚不会脱落和松动，提高了产品质量。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一种半导体封装器件的框架产品的透视图；
图2是本发明实施例一种半导体封装器件的透视图；
图3是图2的A-A处截面的剖视图；
图4是图2的B-B处截面的剖视图；
图5是本发明实施例一种半导体封装器件的功能性引脚的结构示意图；
图6是图2的C-C处截面的剖视图；
图7是本发明实施例一种半导体封装器件的粘片基岛的背面的示意图；
图8是图7的E-E处截面的剖视图；
图9是本发明实施例一种半导体封装器件的另一种结构的透视图；
图10是本发明实施例一种半导体封装器件的制作工艺的流程框图。
其中，图中各附图标记：
100、封装层；200、芯片；210、引线；300、粘片基岛；310、半蚀刻面；320、嵌入式凹槽；321、凹凸结构层；330、穿透过孔；400、功能性引脚；410、引脚本体；411、第一凹槽；412、第二凹槽；413、第一台阶；414、第二台阶；420、外焊接部；430、中间部；440、引线连接部；441、横向部；442、纵向部；500、框架体；510、框架单元。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接或者间接位于该另一个部件上。当一个部件被称为“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置为基于附图所示的方位或位置，仅是为了便于描述，不能理解为对本技术方案的限制。术语“第一”、“第二”仅用于便于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明技术特征的数量。“多个”的含义是两个或两个以上，除非另有明确具体的限定。
目前市场上使用的DFN或QFN系列的封装框架中不仅存在功能性引脚易松动和脱离的问题，而且传统DFN或QFN系列封装框架，常规设计的粘片基岛为半包封在封装层的外部，即粘片基岛的底部均裸露在封装层外，从而形成产品的热沉结构。但此设计的半导体器件用于高频电路或者需要底部PCB表面需要布局高频线路时，会存在相互干预甚至会存在短路不良的情况。其并不适合在高频线路下使用，使用范围存在局限性。而且常规设计中，与粘片基岛与封装层进行结合会容易出现结合面的分层，或者在划片分离中容易出现粘片基岛移位不良。因此，本实施例提出一种新的半导体封装器件，以改善存在的上述问题。
请参阅图1，图2；本实施例的提供一种半导体封装器件，包括封装层100，设置在封装层100内的芯片200，沿第一预设方向延伸设置的粘片基岛300，以及设置在封装层100上的多个功能性引脚400。通常粘片基岛300在水平方向的外形轮廓为长方形；因此，以长方形的长边作为第一预设方向(前后方向)，短边作为第二预定方向(左右方向)对结构进行描述，第二预设方向垂直于第一预设方向，垂直于水平面的方向为上下方向。如图2、图4所示，芯片200固定设置在粘片基岛300的上表面上，多个功能性引脚400与芯片200或/和粘片基岛300电连接(芯片200可以直接粘接在粘片基岛300，与粘片基岛300形成电连接，然后通过线缆将粘片基岛300和功能性引脚400进行电连接；或者直接通过线缆将芯片200与功能性引脚400进行电连接)；如图2、图3、图4所示，本实施例中的各功能性引脚400可以与粘片基岛300间隔独立设置；本实施例中的功能性引脚400具体包括引脚本体410，第一凹槽411和第二凹槽412，以及第一台阶413和第二台阶414。引脚本体410位于封装层100内，且部分裸露出封装层100的表面；具体的，引脚本体410的下表面和侧面可以裸露出封装层100的表面，从而便于焊接在外部的电路板上，安装到功能电路中。如图3、图5所示，第一凹槽411和第二凹槽412分别设置在引脚本体410沿第一预设方向的两对立侧面上。如图4、图5所示，第一台阶413和第二台阶414分别设置在引脚本体410沿第二预设方向的两对立侧面上。封装层100填充第一凹槽411、第二凹槽412、第一台阶413以及第二台阶414。
上述实施例中，通过将功能性引脚400上设置第一凹槽411和第二凹槽412，从而引脚本体410的侧面中间位置能蚀刻出凹槽结构，使引脚本体410在第一预设方向上形成侧面“工”字形结构。另外在引脚本体410的两侧设置第一凹槽411和第二凹槽412，使功能性引脚400在第二预设方向上形成弯折部分为直角的“Z”字型结构。当通过封装层100进行封装后，使封胶填充第一凹槽411、第二凹槽412、第一台阶413以及第二台阶414。从而通过第一预设方向的“工”字形结构固定封装层100，第二预设方向的“Z”字型结构固定封装层100，而且位于引脚本体410的四个侧面上的第一凹槽411、第二凹槽412、第一台阶413以及第二台阶414形成错位的槽位结构，通过第一预设方向和第二预设方向的不同槽位，形成对封装层100的错位固定连接，增强功能性引脚400与塑封料之间的结合性能，同时，采用侧面“工”字型结构，在保证引脚本体410的上侧的焊接面积同时，增大了引脚本体410的下侧的焊接面积，提升引脚的承载焊接性能；而两端的第一台阶413以及第二台阶414使引脚本体410形成的弯折部分为直角的“Z”字型结构，不仅有效增强封装层100的卡接能力，防止切割过程的拉伸不良所导致的脱落；而且引脚本体410内侧因台阶面向上凹陷，增大半导体封装器件的底部的可布线分布范围，提升后期的电路应用的适用性及设计操作可行性。通过本半导体封装器件的结构，划片过程中的导致功能性引脚400不会脱落和松动，提高了产品质量。
如图3、图5所示，本实施例的引脚本体410具体包括：外焊接部420，中间部430，以及引线连接部440。引线连接部440、中间部430、以及外焊接部420沿从上至下的方向依次设置。外焊接部420的下表面裸露在封装层100的表面，中间部430位于封装层100内，且固定连接外焊接部420；引线连接部440固定连接中间部430，且位于封装层100内，且引线连接部440用于焊接引线210。外焊接部420与引线连接部440之间间隔形成第一凹槽411和第二凹槽412，第一凹槽411和第二凹槽412分别位于中间部430沿第一预设方向(前后)的两侧。被包封在封装层100内的引线连接部440的上表面设置为T型平面，T型平面朝向粘片基岛300的一端为横向部441，横向部441沿前后方向延伸设置，横向部441用于与引线210进行焊接连接，因此将横向部441朝向前后方向延伸可以在不增加封装层100表面积的情况下，增大其表面积，以使横向部441能给引线提供足够的焊接空间，从而能实现稳定的焊接；横向部为长方形，其的焊接面积设置为0.35mm*0.2mm，厚度设置为0.06mm；该面积能使引线稳定焊接在横向部上。T型平面背离粘片基岛300的一端为纵向部442，纵向部442朝向左右方向延伸设置；纵向部442朝向外侧延伸，便于与中间部430进行连接。中间层沿上下方向设置，将位于上部的引线连接部440和位于下部的外焊接部420进行固定连接(通过刻蚀而一体成型)。通过刻蚀成该形状，外焊接部420在水平面上的投影形状为长方形，尺寸为0.3mm*0.25mm，厚度设置为0.06mm。外焊接部420作为半导体元件的引脚的使用部分，可以与外部的电路进行连接，例如焊接到电路板上。
如图4、图5所示，本实施例中的第一台阶413和第二台阶414分别位于中间部430沿第二预设方向的两侧，即第一台阶413和第二台阶414位于左右方向上，第一台阶413和第二台阶414使引脚本体410在垂直于第一预设方向的横截面形状为Z形；具体为其形成弯折部为直角的Z形。第一台阶413和第二台阶414分别开设在中间部430相对立的两侧面上，且第一台阶413的台阶开口和第二台阶414的台阶开口朝向上下方向对立开设；从中间部430的上侧向下蚀刻形成第一台阶413，并延伸至左右方向的外侧，其开口朝向上和左右方向的外侧；或者从左右方向的外侧向内蚀刻形成第一台阶413，并延伸至上侧。从中间部430的下侧向上蚀刻形成第一台阶413，并延伸至左右方向的内侧，其开口朝向下和左右方向的内侧；或者从左右方向的内侧向外蚀刻形成第一台阶413，并延伸至下侧。通过开设第一台阶413和第二台阶414，在进行封胶时，可以使封胶层填充第一台阶413和第二台阶414，使Z形结构卡嵌在封胶层内，从而在左右方向可以对引脚本体410进行稳定限位，从而使引脚本体410在左右方向被封装层100所限位，使引脚不会松动和脱离。
所述功能性引脚400左端上侧(包封在封装层100的塑封料的内部)采用向下凹陷蚀刻设计，蚀刻深度为0.1mm，宽度为0.08mm，长度为0.25mm。功能性引脚400右端下侧(包封在封装层100的塑封料内部)采用与左端反方向的向上凹陷蚀刻设计，蚀刻深度为0.1mm，宽度为0.08mm，长度为0.35mm。此两凹槽设计与功能性引脚400主体形成“Z”字型结构。这样在右侧形成弯折结构而与封装层100进行稳定固定连接，在左侧形成台阶结构与封装层100进行稳定连接，通过左右两侧的稳定连接，从而使功能性引脚400能稳定的固定在封装层100内，从而使功能性引脚400在封装层100内部固定稳定，不易松动。
本实施例中的功能性引脚400一般设计为6脚、8脚或偶数倍数量级，并且功能性引脚400对称分布在所述粘片基岛300的左右两侧，多个功能性引脚400均位于封装层100的边缘处，且均匀分布在粘片基岛300沿第二预设方向(左右方向)的两侧，且功能性引脚400的一端与框架体500相连接，在刻蚀成型功能性引脚400的过程中，通常在铜板上进行刻蚀，使功能性引脚400成型后，仍在框架体500上进行连接且各功能性引脚400的位置相对固定，再通过塑封料将封装层100封在内部。通过功能性引脚400左右侧关于中心线镜像对称，从而使两侧的功能性引脚400受力对称，使整个半导体封装器件在受力时左右平衡。
如图9所示，另外的结构中，在基板上刻蚀成型功能性引脚400和粘片基岛300的过程中，粘片基岛300可与至少一个引脚本体410固定连接。这样通过粘片基岛300与至少一个引脚本体410进行连接，从而使粘片基岛300与功能性引脚400本体的位置固定，从而可以使粘片基岛300也固定在框架体500上更牢固，粘片基岛300的位置与功能性引脚400本体的位置固定，在注胶成型封装层100的过程中，不容易偏位。
如图2、图4、图6所示，本实施例中的粘片基岛300的背面具有半蚀刻面310，封装层100覆盖粘片基岛300的半蚀刻面310。在蚀刻成型粘片基岛300时，通常只刻蚀出粘片基岛300的外形，粘片基岛300的前后两端会有连接部分使粘片基岛300和基材框进行连接，当进行封胶后，粘片基岛300的背面不被封胶覆盖，由于粘片基岛300是金属件，且用于承载芯片200，其面积较大。因此，现有的半导体成型后，粘片基岛300的背面并没有被封胶覆盖形成热沉结构，从而对于产品使用于高频电路或者需要底部PCB表面需要布局高频线路时，会存在相互干预甚至会存在短路不良。通过本实施例中对粘片基岛300的背面进行刻蚀，背面形成半蚀刻面310，使粘片基岛300的厚度为现有技术中厚度的一半，蚀刻深度为0.1mm。在进行封胶时，封胶覆盖整个半蚀刻面310，从而使粘片基岛300的底面位于封胶层内，可以将使原裸露铜材结构改进为全包封结构，从而实现导电与信号的有效隔离，满足后期使用的高频电路使用要求，真正能实现在成品应用端能在器件底部实行线路布局而避免信号短路或信号干预等问题。
如图7、图8所示，本实施例中的半蚀刻面310内设置有嵌入式凹槽320；由于嵌入式凹槽320设置在半时刻面上，位于粘片基岛300的底部，当封胶时，胶体流入到嵌入式凹槽320内，从而填充嵌入式凹槽320，成型后的封装层100与嵌入式凹槽320实现卡嵌，这样粘片基岛300就不易在封装层100内松动而移位。嵌入式凹槽320在此方案设置为方形结构，同时也可以设置为圆形等不同的形状结构，方形嵌入式凹槽320尺寸为0.15mm*0.15mm*0.05mm。方形结构方便蚀刻，成型便捷。粘片基岛300的四角位置设有穿透过孔330。穿透过孔330位于粘片基岛300的粘片区域靠边缘的四个角位置，穿透过孔330直径最小为0.07mm；此实施中的穿透过孔330设置为0.1mm，封胶进入到穿透过孔330中，使成型后的封装层100与穿透过孔330实现连接。四角的穿透过孔330，能实现粘片基岛300在封装层100中的稳定固定。
如图8所示，本实施例中的嵌入式凹槽320的内壁上具有凹凸结构层321。所述的嵌入式凹槽320后期处理采用表面粗化处理，处理方式可采取后期选择性局部腐蚀轻加工或者静电冲击等方式形成凹凸结构层321。因此将凹槽的内表面设置为磨砂凹凸面，增大其与封装层100的附着力，从而增强与塑封料的结合效果。
本实施例中的粘片基岛300的表面与功能性引脚400表面均设有金属镀层(图中未画出)。
如图1所示，基于相同的构思，本申请还提出一种半导体封装器件的框架产品，其中包括框架体500，以及设置在框架体500上的多个如上的半导体封装器件。多个半导体封装器件间隔排布连接在框架体500上。在生产过程中，半导体封装器件一次可以生产多个，多个半导体封装器件均在框架体500上成型，这样使多个小的半导体封装器件能被固定在一个大的框架体500上，从而可以被较好的转运，以及进行后续的剥离过程。
如图10所示，基于相同的构思，本申请还提出一种半导体封装器件的制作方法，用于制作如上的半导体封装器件的框架产品，包括步骤：
步骤S100、提供一具有预设厚度的基板，通过切割(粗切割)、蚀刻，电离子击打的方式，形成框架体以及多个具有功能性引脚、粘片基岛的框架单元，其中功能性引脚连接在框架体上，粘片基岛的边缘连接在框架体上。
基板材质为：C7025材质或C194材质的铜材，从而进行框架制造，通过冲压切割成合适的厚度(本实施例使用铜材厚度为0.2mm)，按照合适尺寸切割为单独的一排，形成框架体500的外轮廓。(本实施例的框架体500的长宽设置为：270mm*83mm)。制定蚀刻模具，对基板按照结构要求进行铜板蚀刻，经过蚀刻后的铜板形成具备有的多个具有功能性引脚400、粘片基岛300的框架单元510。框架体500作为边框，且功能性引脚400、粘片基岛300连接在框架体500上。多个框架单元510间隔连接在框架体500上，从而在一个框架体500上，可以生产出多个框架单元510，每个框架单元510可以形成一个半导体封装器件。
步骤S200、在框架体底部贴上一层保护膜。
具体过程中，保护膜可以是高温保护膜，高温保护膜的目的是保护功能性引脚的外引脚面在塑封过程中不会存在漏脚，使外引脚面不会粘有封装层的塑封料而影响到外观甚至影响到后期引脚的可焊性；同时，贴上的高温保护膜提供封装层的塑封料的成型表面，保证塑封层的外观的平整性。
步骤S300、每一框架单元中，在粘片基岛的表面的预定位置通过印刷、喷涂或沾胶方式涂覆粘片材料。
具体过程中，在粘片基岛的特定位置，使用粘胶、划胶或者刷胶工艺在粘片基岛表面涂覆上粘片材料，一般采用的粘片材料包括有导电银胶、绝缘胶、焊料或者锡膏等。
步骤S400、每一框架单元中，提供芯片，通过位置识别将芯片放置到粘片材料的正中间位置，并进行高温固化。
具体过程中，对于整片晶圆的来料，采用合适的刀具、划片工艺对晶圆进行划切，得到上述所需要的芯片。划切过程中，根据芯片的切割道大小、芯片的厚度及芯片的尺寸等信息综合评估，确定芯片划片使用的工艺采用开槽还是双刀切割；是否采用双刀工艺等。同时控制划片刀速度，保证芯片的划片效果不会存在崩损或损坏等不良。通过粘片设备将芯片从片膜上吸起后，通过位置识别装置进行位置识别，并将芯片放置到粘片材料的正中间位置，并对完成粘片动作后的框架单元进行高温固化，完成框架单元的粘片动作。高温固化的过程中，芯片通过粘片材料连接在粘片基岛上，并在烤箱内进行加热连续固化，固化温度设置为160℃-180℃之间，固化时间为3小时±10分钟。最优温度设置为175±5℃，固化时间为3小时±10分钟。
步骤S500、每一框架单元中，通过引线将的芯片的压焊区与功能性引脚或粘片基岛对应焊接，其中焊接过程在密封轨道内填充有N2-H2的混合气体的环境下进行。
具体过程中，根据设计输出内容连接方式，使用将芯片的焊接区与框架单元上的相应的功能性引脚进行电性连接。具体地，焊接方式可以采用正打Normal模式，正打BSOB、反打、加强线等连接模式；引线为金线、铜线或者合金钯铜线，N2-H2的混合气体中的H2合含量5％-7％。
焊接过程中通过密封轨道控制工艺进行过程控制，焊接过程中分三段温度进行，三段温度分为预热区：室温25℃-150℃的升温过程，这个过程是使框架单元及芯片等逐渐升温，避免瞬间高温引起物料匹配或发生品质不良。分子运动的温度越高运动越激烈；因此对其逐渐升温的过程可以避免瞬间的激烈运动。焊接区的温度范围为：150℃-180℃。这个是高温焊接过程，为引线焊接提供必要的焊接温度。另外需要注意的是：焊接温度不是越高越好，温度越高，氧化越严重。目前使用密封轨道，且在N2-H2的混合气体中进行焊接，使得焊接温度可以有效减低，降低焊接区域的氧化不良。冷却区的温度范围为：180℃-100℃。使得焊接后的产品逐步降温。有效释放残留的焊接应力。本方案过程中，与常规敞开式的底部炉底结构最高焊接温度220℃相比，本方案的焊接温度降低到180℃，比现有技术降低了40℃；同时在密封轨道内填充有N2-H2(H2合含量5％-7％)的混合气体，填充混合气体降低焊接空间的含氧量，同时降低了焊接温度，达到减少焊点氧化的问题，提升产品焊接可靠性。
步骤S600、将粘片基岛、功能性引脚、芯片、引线进行注塑包封，形成封装层，并固化后脱模成型为半成品。
具体过程中，将经过上述步骤所制得的结构，通过注塑设备、模具，将高分子塑封料通过高温溶解及模具压合，将所述的粘片基岛、功能性引脚、芯片、引线等包封起来，固化后脱模成型，形成半成品。
步骤S700、将半成品进行热老化反应，以固化封装层和释放内部存在的残留应力。
具体过程中，将上述步骤中的塑封后成型的半产品，放入烘烤设备进行热老化反应，从而可以更有效的固化塑封层内部的塑封料，释放内部寄存的塑封应力，提升产品后续使用的可靠性能。其中优选地热老化温度为170±10℃，热老化时间为300±20分钟。
步骤S800、去除保护膜，使得功能性引脚通过化学置换反应而在其表面沉积锡层。
具体过程中，通过去物料方式将上述所贴上的保护膜去除，使得原来与保护膜进行粘接的功能性引脚的表面(外引脚面)通过化学置换反应，在露出的功能性引脚的表面(外引脚面)上沉积一层锡层。去物料方式的流程为去溢料、高压水喷淋-风刀-去氧化物-风刀-纯水清洗-风刀-预浸-风刀-哑光化-风刀-纯水清洗-风刀-中和-风刀-喷淋-风刀-热纯水清洗-风刀-吹干-烘干工艺流程，从而可以在功能性引脚的外引脚面镀上一层致密的锡层，锡层厚度控制在7-15μm。
步骤S900、对半成本按各框架单元进行划片切割，得到单个半导体封装器件。
具体过程中，将经过塑封、去氧化光亮后的成品，使用划片刀对框架体的连筋位置进行划切，使产品单独成型。
综上所述，本申请提供的一种半导体封装器件、框架产品及其制作方法，其中，针对功能性引脚，采用侧面往里蚀刻形成“工”型及两端凹槽构成“Z”字型卡位相结合，在塑封过程中，塑封料完全渗透到蚀刻位置，对功能引脚形成四周全卡位包封。且粘片基岛背面采用半蚀刻、蚀刻面采用凹凸设计及粘片基岛采用过孔设计，能够有效实现塑封料全包封，实现能在器件底部进行布线；加强塑封料与粘片基岛的结合性能防止出现分层；本申请的半导体封装器件的结构解决了现有引线框架中功能性引脚在生产过程中容易拉伸而出现错位分层，功能性引脚与塑封料之间形成相互咬合作用，更好地保护功能性引脚在成型分离过程避免出现切割应力引起引脚错位所造成的分层或拉断线引起失效问题。通过对粘片基岛进行背面铜材半蚀刻设置(嵌入式凹槽)，实现封装层的塑封料对粘片基岛的全包封效果，使产品满足高频应用的实用需求，实现在高频电路中能在器件背面的PCB板面上进行电路排布，避免应用过程出现信号干预甚至短路问题。而且通过在嵌入式凹槽内设置凹凸结构层，实现结合表面的磨砂效果，增强封装层的塑封料与粘片基岛的结合强度。并且，对粘片基岛四角位置设置有四个过孔增强结构，塑封后塑封料通过过孔结构，实现粘片基岛的上下表面压合，保证粘片基岛的上下牵引，防止出现使用过程中热胀冷缩而引起的分层问题，提升产品的可靠性。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体封装器件，包括封装层，设置在所述封装层内的芯片，其特征在于，所述半导体封装器件还包括：
沿第一预设方向延伸设置的粘片基岛，所述芯片设置在所述粘片基岛上；以及
设置在所述封装层上的多个功能性引脚，多个所述功能性引脚与所述芯片或/和所述粘片基岛电连接；
其中，所述功能性引脚包括：引脚本体，所述引脚本体位于所述封装层内，且部分裸露出所述封装层的表面；
第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽分别设置在所述引脚本体沿所述第一预设方向的两对立侧面上；
第一台阶和第二台阶，所述第一台阶和所述第二台阶分别设置在所述引脚本体沿第二预设方向的两对立侧面上，其中第二预设方向垂直于所述第一预设方向；
所述封装层填充所述第一凹槽、所述第二凹槽、所述第一台阶以及所述第二台阶。
2.如权利要求1所述的半导体封装器件，其特征在于，所述引脚本体包括：
外焊接部，所述外焊接部裸露在所述封装层的表面；
中间部，所述中间部位于所述封装层内，且固定连接所述外焊接部；
引线连接部，所述引线连接部固定连接所述中间部，且位于所述封装层内；
所述外焊接部与所述引线连接部之间间隔形成所述第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽分别位于所述中间部沿第一预设方向的两侧。
3.如权利要求2所述的半导体封装器件，其特征在于，所述第一台阶和所述第二台阶分别位于所述中间部沿第二预设方向的两侧；
所述第一台阶和所述第二台阶使所述引脚本体在垂直于第一预设方向的横截面形状为Z形。
4.如权利要求1所述的半导体封装器件，其特征在于，所述粘片基岛的背面具有半蚀刻面，所述封装层覆盖所述粘片基岛的半蚀刻面；
所述半蚀刻面内设置有嵌入式凹槽；
所述粘片基岛的四角位置设有穿透过孔。
5.如权利要求4所述的半导体封装器件，其特征在于，所述嵌入式凹槽的内壁上具有不规则凹凸结构层。
6.如权利要求4所述的半导体封装器件，其特征在于，所述引脚本体与所述粘片基岛分别独立间隔设置；
或者
所述粘片基岛与至少一个所述引脚本体固定连接。
7.如权利要求1所述的半导体封装器件，其特征在于，多个所述功能性引脚均位于所述封装层的边缘处，且均匀分布在所述粘片基岛沿第二预设方向的两侧；
或者
所述的粘片基岛的表面与所述功能性引脚表面均设有金属镀层。
8.一种半导体封装器件的框架产品，其特征在于，包括框架体，以及设置在所述框架体上的多个如权利要求1-7任一所述的半导体封装器件；
多个所述半导体封装器件阵列式间隔排布连接在所述框架体上。
9.一种半导体封装器件的制作方法，其特征在于，用于制作如权利要求8所述的半导体封装器件的框架产品，包括步骤：
提供一具有预设厚度的基板，通过切割、规划蚀刻、电离子击打的方式，形成框架体以及多个具有凹槽、台阶的功能性引脚、粘片基岛的框架单元，其中所述功能性引脚连接在所述框架体上，所述粘片基岛的边缘连接在所述框架体上；
在所述框架体底部贴上一保护膜；
每一框架单元中，在所述粘片基岛的表面的预定位置通过印刷、喷涂或沾胶方式涂覆粘片材料；
每一框架单元中，提供芯片，通过位置识别将芯片放置到所述粘片材料的正中间位置，并进行高温固化；
每一框架单元中，通过引线将所述的芯片的压焊区与所述功能性引脚或所述粘片基岛对应焊接，其中焊接过程在密封轨道内填充有N2-H2的混合气体的环境下进行；
将所述粘片基岛、所述功能性引脚、所述芯片、所述引线进行注塑包封，形成封装层，并固化后脱模成型为半成品；
将所述半成品进行热老化反应，以固化封装层和释放内部存在的残留应力；
去除所述保护膜，使得所述功能性引脚通过化学置换反应而在其表面沉积锡层；
对所述半成本按各所述框架单元进行划片切割，得到单个半导体封装器件。
10.如权利要求9所述的半导体封装器件，其特征在于，所述提供一基板的步骤中：
所述基板材质为：C7025材质或C194材质；
或者
所述提供芯片，通过位置识别将所述芯片放置到粘片材料的正中间位置，并进行高温固化的步骤中：
所述芯片通过粘片材料连接在所述粘片基岛上，并在烤箱内进行加热连续固化，固化温度设置为160℃-180℃之间，固化时间为3小时±10分钟；
或者
所述焊接过程在密封轨道内通过填充有N2-H2的混合气体的环境下进行的步骤中：
所述引线为金线、铜线或者合金钯铜线，所述N2-H2的混合气体中的H2合含量5％-7％；
或者
将所述半成品进行热老化反应的步骤中：
热老化温度为170±10℃，热老化时间为300±20分钟。
CN202210967277.6A 2022-08-12 2022-08-12 一种半导体封装器件、框架产品及其制作方法 Pending CN115394743A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210967277.6A CN115394743A (zh) 2022-08-12 2022-08-12 一种半导体封装器件、框架产品及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210967277.6A CN115394743A (zh) 2022-08-12 2022-08-12 一种半导体封装器件、框架产品及其制作方法

Publications (1)

Publication Number Publication Date
CN115394743A true CN115394743A (zh) 2022-11-25

Family

ID=84118693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210967277.6A Pending CN115394743A (zh) 2022-08-12 2022-08-12 一种半导体封装器件、框架产品及其制作方法

Country Status (1)

Country Link
CN (1) CN115394743A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855109A (zh) * 2024-03-07 2024-04-09 瓴芯电子科技(无锡)有限公司 一种封装制备系统和封装制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855109A (zh) * 2024-03-07 2024-04-09 瓴芯电子科技(无锡)有限公司 一种封装制备系统和封装制备方法
CN117855109B (zh) * 2024-03-07 2024-05-07 瓴芯电子科技(无锡)有限公司 一种封装制备系统和封装制备方法

Similar Documents

Publication Publication Date Title
US6849930B2 (en) Semiconductor device with uneven metal plate to improve adhesion to molding compound
JP3710633B2 (ja) 半導体集積回路装置
CN101375382B (zh) 半导体器件封装及其制造方法
US6338984B2 (en) Resin-molded semiconductor device, method for manufacturing the same, and leadframe
US8304883B2 (en) Semiconductor device having multiple semiconductor elements
US5646829A (en) Resin sealing type semiconductor device having fixed inner leads
US20030006492A1 (en) Semiconductor device and method of manufacturing the same
JP2004013738A (ja) メモリカードおよびその製造方法
US5929513A (en) Semiconductor device and heat sink used therein
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
JPH10200016A (ja) ボールグリッドアレイ半導体パッケージ用印刷回路基板及びこれを用いるボールグリッドアレイ半導体パッケージのモールディング方法
CN115394743A (zh) 一种半导体封装器件、框架产品及其制作方法
CN114464589A (zh) 高结合强度的引线框架、封装器件的制作工艺及其产品
US20020182773A1 (en) Method for bonding inner leads of leadframe to substrate
JPH11214606A (ja) 樹脂封止型半導体装置及びリードフレーム
JP3660854B2 (ja) 半導体装置の製造方法
KR20000035516A (ko) 반도체 장치의 제조 방법
CN115332208B (zh) 一种半导体封装器件以及制造方法
JP3691790B2 (ja) 半導体装置の製造方法及び該方法によって製造された半導体装置
TWI387080B (zh) 四方扁平無引腳之半導體封裝結構及封裝方法
JP2005303107A (ja) リードフレームおよび半導体装置並びにそれらの製造方法
CN216773240U (zh) 高结合强度的引线框架
CN117894781A (zh) 一种引线框架、封装方法及封装件
CN117894780A (zh) 一种半导体封装器件及其封装方法、电子设备
JPH11297740A (ja) 半導体チップが実装されるキャリアテープ、および半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination