CN115361092A - 一种arinc818逻辑高安全性监控设计方法 - Google Patents

一种arinc818逻辑高安全性监控设计方法 Download PDF

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Abstract

本发明公开了一种ARINC818逻辑高安全性监控设计方法，对输入到FPGA芯片的ARINC818视频数据通过GTP实现逻辑内部和物理链路之间的8B10B编解码、串并转换等功能；对转换后的并行视频数据进行帧格式解析，再进行实时校验和帧校验；对解析后的视频数据包package进行第一级的数据包CRC校验；第一级数据包CRC校验结果正确的视频数据，在DDR3中进行帧frame缓存的写入和读出过程中进行第二级的数据帧CRC校验；第二级数据帧CRC校验结果正确的视频数据进行数据格式转换，转换后的视频数据在发送时，与下一级视频数据处理单元协议第二级数据帧CRC校验值的发送位置，同时发送视频数据和帧CRC值；在下一级视频数据处理单元中对接收到视频数据进行第三级的帧CRC校验。本发明提高了设计的安全性。

Description

一种ARINC818逻辑高安全性监控设计方法
技术领域
本发明属于视频总线技术领域，具体涉及一种ARINC818逻辑高安全性监控设计方法。
背景技术
随着平视显示器中显示信息量的不断增加，以及显示信息的高实时性要求，ARINC818总线在视频传输系统中的应用越来越多。由于航空航电系统和环境很复杂，视频数据在链路传输过程中不可避免的引入误差、噪声，导致平显显示画面不正确等问题，需要对ARINC818接收数据进行监控以及故障后处理。
独立监控链路的难点是要覆盖数据传输链路的各个环节，确保无单点失效错误发生未被监控。
发明内容
为了克服现有技术的不足，本发明提供了一种ARINC818逻辑高安全性监控设计方法，对输入到FPGA芯片的ARINC818视频数据通过GTP实现逻辑内部和物理链路之间的8B10B编解码、串并转换等功能；对转换后的并行视频数据进行帧格式解析，再进行实时校验和帧校验；对解析后的视频数据包package进行第一级的数据包CRC校验；第一级数据包CRC校验结果正确的视频数据，在DDR3中进行帧frame缓存的写入和读出过程中进行第二级的数据帧CRC校验；第二级数据帧CRC校验结果正确的视频数据进行数据格式转换，转换后的视频数据在发送时，与下一级视频数据处理单元协议第二级数据帧CRC校验值的发送位置，同时发送视频数据和帧CRC值；在下一级视频数据处理单元中对接收到视频数据进行第三级的帧CRC校验。本发明提高了设计的安全性。
本发明解决其技术问题所采用的技术方案包括如下步骤：
步骤1：ARINC818视频数据通过光模块从光信号转换成串行模拟电信号后进入FPGA芯片中；
使用FPGA的IP核GTP作为物理链路与FPGA内部逻辑的转换单元，实现对输入到FPGA芯片的ARINC818视频数据进行COMMA检测和对齐、8B10B解码、串并转换功能，将FPGA管脚输入的串行模拟信号转化为32bit并行数字信号；
步骤2：使用状态机编码方式实现对步骤1中生成的并行数据信号流进行解析，依次解析出数据包Package0和数据包Package1～PackageN，N为一帧画面中共包含的数据包分包个数，由视频分辨率决定；
数据包包括容器序号、数据包序号、有效视频数据、数据帧CRC信息；
步骤3：第一级CRC监控；
解析出的有效视频数据存入FIFO再从FIFO读取后，视频数据流同时输入到第一级CRC计算单元A和寄存器缓存单元中；
寄存器缓存单元读取的视频数据流同时输入到第一级CRC计算单元B和第二级CRC计算单元A；
第一级CRC计算单元A和B分别计算流入到自身的每个package的有效视频数据的CRC值；
针对同一个package的有效视频数据，比较第一级CRC计算单元A和B计算出的第一CRC值和第二CRC值，如果第一CRC值等于第二CRC值，则表明该package的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤4：第二级CRC监控；
从寄存器缓存单元中读取的视频数据流存储到DDR3中进行帧缓存，再将从DDR3中读取的视频数据输入到第二级CRC计算单元B中；
第二级CRC计算单元A和B分别计算流入到自身每个视频数据帧frame的帧CRC值；
针对同一帧frame的视频数据，比较第二级CRC计算单元A和B计算出的第三CRC值和第四CRC值；如果第三CRC值等于第四CRC值，则表明该帧frame的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤5：第三级CRC监控；
第二级CRC监控结果正确的CRC值将在DDR3中读取的视频数据完成格式转换后，伴随每帧的视频数据发送给下一级视频数据处理单元；在下一级视频数据处理单元中对接收到的视频数据进行整帧CRC计算；计算出的CRC值与接收到的第二级CRC监控单元传输的CRC值进行比较；如果两个CRC值相同，则表明视频数据没有发生错误；如果不相同，则表明数据在该部分传输转换过程发生了错误，上报错误。
优选地，所述FPGA为Xilinx公司ISE工具自带的Virtex 5系列FPGA。
优选地，所述进行CRC计算采用的CRC算法均是CRC32/MPEG2(IEEE 802.3)，参数如下：
Polynomial＝0x4C11DB7.
Width＝32.
Init＝0xFFFFFFFF.
Ref In＝False.
Ref Out＝False.
XOR Out＝0x00000000.
Check＝0x0376E6E7。
本发明的有益效果如下：
本发明提出的ARINC818逻辑高安全性监控设计方法，首次提出并硬件实现了ARINC818接收逻辑的独立监控方法，通过对多种数据信息进行校验，显著提高了输入ARINC818数据的正确性和完整性。
本发明具有优势如下：
1、本发明提供的监控链路设计方法清晰，易于硬件逻辑实现；
2、监控链路采用多层级校验，确保监控的正确性；
3、监控链路算法为实时校验，低延迟；
4、监控链路实现数据处理全链路监控，提高设计的安全性。
附图说明
图1为本发明方法设计原理框图。
图2为本发明方法ARINC818数据帧格式图。
图3为本发明方法ARINC818帧格式解析状态机图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
本发明的目的是：提供一种ARINC818接收逻辑独立监控链路设计方法，其可实现对ARINC818视频数据处理链路的全链路监控，保证无单点失效错误发生未被监控。
一种ARINC818逻辑高安全性监控设计方法，包括如下步骤：
步骤1：ARINC818视频数据通过光模块从光信号转换成串行模拟电信号后进入FPGA芯片中；
使用FPGA的IP核GTP作为物理链路与FPGA内部逻辑的转换单元，实现对输入到FPGA芯片的ARINC818视频数据进行COMMA检测和对齐、8B10B解码、串并转换功能，将FPGA管脚输入的串行模拟信号转化为32bit并行数字信号；
步骤2：使用状态机编码方式实现对步骤1中生成的并行数据信号流进行解析，依次解析出数据包Package0和数据包Package1～PackageN，N为一帧画面中共包含的数据包分包个数，由视频分辨率决定；
数据包包括容器序号、数据包序号、有效视频数据、数据帧CRC信息；
步骤3：第一级CRC监控；
解析出的有效视频数据存入FIFO再从FIFO读取后，视频数据流同时输入到第一级CRC计算单元A和寄存器缓存单元中；
寄存器缓存单元读取的视频数据流同时输入到第一级CRC计算单元B和第二级CRC计算单元A；
第一级CRC计算单元A和B分别计算流入到自身的每个package的有效视频数据的CRC值；
针对同一个package的有效视频数据，比较第一级CRC计算单元A和B计算出的第一CRC值和第二CRC值，如果第一CRC值等于第二CRC值，则表明该package的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤4：第二级CRC监控；
从寄存器缓存单元中读取的视频数据流存储到DDR3中进行帧缓存，再将从DDR3中读取的视频数据输入到第二级CRC计算单元B中；
第二级CRC计算单元A和B分别计算流入到自身每个视频数据帧frame的帧CRC值；
针对同一帧frame的视频数据，比较第二级CRC计算单元A和B计算出的第三CRC值和第四CRC值；如果第三CRC值等于第四CRC值，则表明该帧frame的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤5：第三级CRC监控；
第二级CRC监控结果正确的CRC值将在DDR3中读取的视频数据完成格式转换后，伴随每帧的视频数据发送给下一级视频数据处理单元；在下一级视频数据处理单元中对接收到的视频数据进行整帧CRC计算；计算出的CRC值与接收到的第二级CRC监控单元传输的CRC值进行比较；如果两个CRC值相同，则表明视频数据没有发生错误；如果不相同，则表明数据在该部分传输转换过程发生了错误，上报错误。
具体实施例：
对输入到FPGA芯片的ARINC818视频数据通过GTP实现逻辑内部和物理链路之间的8B10B编解码、串并转换等功能；
对转换后的并行视频数据进行帧格式解析，对解析后的关键特征值和数据进行实时校验和帧校验；
对解析后的视频数据包package进行第一级的数据包CRC校验；
第一级数据包CRC校验结果正确的视频数据，在DDR3中进行帧frame缓存的写入和读出过程中进行第二级的数据帧CRC校验；
第二级数据帧CRC校验结果正确的视频数据进行数据格式转换，转换后的视频数据在发送时，与下一级视频数据处理单元协议第二级数据帧CRC校验值的发送位置，同时发送视频数据和帧CRC值。
在下一级视频数据处理单元中对接收到视频数据进行第三级的帧CRC校验。
具体为：
S101、ARINC818视频数据从光模块中从光信号转换成串行模拟电信号后进入FPGA芯片中。使用Xilinx公司ISE工具自带的Virtex 5系列FPGA的IP核GTP作为物理链路与FPGA内部逻辑的转换单元，实现对输入到FPGA芯片的ARINC818视频数据进行COMMA检测和对齐、8B10B解码、串并转换等功能，将FPGA管脚输入的串行模拟信号转化为32bit并行数字信号。
S102、使用状态机编码方式实现对S101中生成的并行数据流进行解析，依次解析出Package0和数据包Package1～PackageN。
其中，N为一帧画面中共包含的数据包分包个数，由具体项目的视频分辨率决定。由于ARINC818数据包的最大数据字段长度是2112字节，对于不同分辨率的视频图像，需要重新对图像进行封装。如1280×1024@60Hz、24bit的RGB视频格式图像，每行数据大小为(1280×24)/8＝3840B>大于2112B。所以针对该视频格式图像分帧处理时，需要将一行图像数据分成两个数据包package进行传输，此时N＝1024×2＝2048。
同样对于1440×900@60Hz、24bit的RGB格式视频图像，每行数据大小为(1440×24)/8＝4320B>2112B×2，则需要将一行图像数据分成三个数据包package进行传输，此时N＝900×3＝2700。
根据图2的ARINC818帧格式依次解析出容器序号、数据包序号、有效视频数据、数据帧CRC等信息。帧格式解析状态机见图3，具体的状态机转换如下所述：
1、上电或复位以后，状态机处于“IDLE”状态；
2、当检测到数据流中有SOFi字符，表明开始一个新的视频帧frame的解析；如果数据流中有SOFn字符，表明这是一个视频帧frame中的一个数据包package的开始，FSM进入“Fn_head”状态；
3、“F0_head”状态，经过6个时钟周期后进入“F0_data”状态；
4、“Fn_head”状态，经过6个时钟周期后进入“Fn_data”状态；
5、“F0_data”状态，经过26个时钟周期后进入“CRC”状态；
6、“Fn_data”状态，经过480个时钟周期进入“CRC”状态；
7、“CRC”状态，经过1个时钟周期后进入“EOF”状态；
8、“EOF”状态，经过1个时钟周期进入“IDLE”状态。
S103、第一级CRC监控
解析出的有效视频数据存入FIFO后读取时，数据流同时输入到“第一级CRC计算单元A”和“寄存器缓存单元”中。
“寄存器缓存单元”读取的数据流同时输入到“第一级CRC计算单元B”和“第二级CRC计算单元A”。
第一级CRC计算单元A和B分别计算每个数据包package的视频数据的CRC值。
第一级CRC计算单元A和B采用的CRC算法均是CRC32/MPEG2(IEEE 802.3)，参数如下：
Polynomial＝0x4C11DB7.
Width＝32.
Init＝0xFFFFFFFF.
Ref In＝False.
Ref Out＝False.
XOR Out＝0x00000000.
Check＝0x0376E6E7.
针对同一个数据包package的视频数据，比较第一级CRC计算单元A和B计算出的CRC值1和CRC值2。如果CRC值1等于CRC值2，则表明该数据包package的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误。
S104、第二级CRC监控
从寄存器缓存单元中读取的视频数据存储到DDR3中进行帧缓存。从DDR3中读取的视频数据输入到“第二级CRC计算单元B”中。
第二级CRC计算单元A和B分别计算每个数据帧frame的帧CRC值，采用的算法与第一级CRC计算单元A和B的算法和参数配置相同。
针对同一整帧frame的视频数据，比较第二级CRC计算单元A和B计算出的CRC值3和CRC值4。如果CRC值3等于CRC值4，则表明该帧frame的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误。
S105、第三级CRC监控
第二级CRC监控结果正确的CRC值将在ARINC818视频数据完成相应的格式转换后，伴随每帧的视频数据发送给下一级视频数据处理单元。在下一级视频数据处理单元中可以采用相同的CRC算法对接收到的视频数据进行整帧CRC计算。计算出的CRC值与接收到的第二级CRC监控单元传输的CRC值进行比较。如果两个CRC值相同，则表明视频数据没有发生错误；如果不相同，则表明数据在该部分传输转换过程发生了错误，上报错误。

Claims (3)

1.一种ARINC818逻辑高安全性监控设计方法，其特征在于，包括如下步骤：
步骤1：ARINC818视频数据通过光模块从光信号转换成串行模拟电信号后进入FPGA芯片中；
使用FPGA的IP核GTP作为物理链路与FPGA内部逻辑的转换单元，实现对输入到FPGA芯片的ARINC818视频数据进行COMMA检测和对齐、8B10B解码、串并转换功能，将FPGA管脚输入的串行模拟信号转化为32bit并行数字信号；
步骤2：使用状态机编码方式实现对步骤1中生成的并行数据信号流进行解析，依次解析出数据包Package0和数据包Package1～PackageN，N为一帧画面中共包含的数据包分包个数，由视频分辨率决定；
数据包包括容器序号、数据包序号、有效视频数据、数据帧CRC信息；
步骤3：第一级CRC监控；
解析出的有效视频数据存入FIFO再从FIFO读取后，视频数据流同时输入到第一级CRC计算单元A和寄存器缓存单元中；
寄存器缓存单元读取的视频数据流同时输入到第一级CRC计算单元B和第二级CRC计算单元A；
第一级CRC计算单元A和B分别计算流入到自身的每个package的有效视频数据的CRC值；
针对同一个package的有效视频数据，比较第一级CRC计算单元A和B计算出的第一CRC值和第二CRC值，如果第一CRC值等于第二CRC值，则表明该package的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤4：第二级CRC监控；
从寄存器缓存单元中读取的视频数据流存储到DDR3中进行帧缓存，再将从DDR3中读取的视频数据输入到第二级CRC计算单元B中；
第二级CRC计算单元A和B分别计算流入到自身每个视频数据帧frame的帧CRC值；
针对同一帧frame的视频数据，比较第二级CRC计算单元A和B计算出的第三CRC值和第四CRC值；如果第三CRC值等于第四CRC值，则表明该帧frame的视频数据没有发生错误，继续运行正常的逻辑功能；如果不相等，则表明发生了错误，上报错误；
步骤5：第三级CRC监控；
第二级CRC监控结果正确的CRC值将在DDR3中读取的视频数据完成格式转换后，伴随每帧的视频数据发送给下一级视频数据处理单元；在下一级视频数据处理单元中对接收到的视频数据进行整帧CRC计算；计算出的CRC值与接收到的第二级CRC监控单元传输的CRC值进行比较；如果两个CRC值相同，则表明视频数据没有发生错误；如果不相同，则表明数据在该部分传输转换过程发生了错误，上报错误。
2.根据权利要求1所述的一种ARINC818逻辑高安全性监控设计方法，其特征在于，所述FPGA为Xilinx公司ISE工具自带的Virtex 5系列FPGA。
3.根据权利要求1所述的一种ARINC818逻辑高安全性监控设计方法，其特征在于，所述进行CRC计算采用的CRC算法均是CRC32/MPEG2，参数如下：
Polynomial＝0x4C11DB7.
Width＝32.
Init＝0xFFFFFFFF.
Ref In＝False.
Ref Out＝False.
XOR Out＝0x00000000.
Check＝0x0376E6E7。
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