CN115361084A - 一种同步时钟的方法、装置、设备及介质 - Google Patents
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Abstract
本申请公开了一种同步时钟的方法、装置、设备及介质，涉及时钟技术领域。该方法应用于含有主处理器和从处理器的多处理器架构，包括：根据时钟同步请求接收时钟同步信号并发送该信号至从处理器；记录接收该信号的第一主时间戳和从处理器接收到该信号的第一从时间戳；将含有第一主时间戳的数据包发送至从处理器，以便于解析含有第一主时间戳的数据包，并得到完成解析时的第二从时间戳；根据第一从时间戳、第二从时间戳确定传输延时；根据传输延时进行补偿，完成时钟同步。将从处理器滞后的表征从处理器解析完毕的第二从时间戳引入确定传输延时的过程中，避免了不准确的传输延时，并实现同步时钟的准确性。
Description
技术领域
本申请涉及时钟技术领域，特别是涉及一种同步时钟的方法、装置、设备及介质。
背景技术
目前对于VR/AR穿戴设备大多采用多处理器架构，图1为本申请实施例所提供的一种多处理器架构的示意图，如图1所示，可以理解为1个主处理器与1个或多个从处理器连接，且会在从处理器上连接外设设备(例如：camera或IMU等等)。为了使主处理器和从处理器同步接收数据，需要同步主处理器和从处理器的时钟，现有的同步时钟的方法是通过数据总线(例如：SPI或I2C)，将主处理器的时间戳直接发送至从处理器，当从处理器接收到主处理器发送过来的时间戳时，以该时间戳为标准进行时钟同步。然而，由于主处理器与从处理器所使用的时钟源不同，当主处理器将时间戳发送至从处理器时，即使通过数据总线的传输时间可以忽略不计，但从处理器需要对主处理器发送的数据进行解析得到时间戳，这个过程仍然会占用一定的时间，经过该过程后，从处理器同步的时钟为滞后的时间戳，此时同步的时钟仍然是不准确的。
鉴于上述存在的问题，寻求如何准确同步主处理器和从处理器之间的时钟是本领域技术人员竭力解决的问题。
发明内容
本申请的目的是提供一种同步时钟的方法、装置、设备及介质，用于准确同步主处理器和从处理器之间的时钟。
为解决上述技术问题，本申请提供一种同步时钟的方法，应用于含有主处理器和从处理器的多处理器架构，包括：
根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；
记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；
将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；
根据第一从时间戳、第二从时间戳确定传输延时；
根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。
优选地，在记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳之后，在将含有第一主时间戳的数据包发送至从处理器之前，还包括：
当达到第一预设时间时，记录第二主时间戳并发送含有第二主时间戳的数据包至从处理器，以便于从处理器解析含有第二主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳，并根据第一从时间戳、第二从时间戳、第一预设时间确定传输延时。
优选地，在根据传输延时进行补偿之后，还包括：
根据第二主时间戳确定校准传输延时；
根据传输延时和校准传输延时得到传输偏差；
判断传输偏差是否超出传输偏差阈值；
若是，则返回至根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器的步骤；
若否，则按照传输延时完成主处理器和从处理器的时钟同步。
优选地，根据第二主时间戳确定校准传输延时包括：
当达到第二预设时间时，记录第三主时间戳并发送含有第三主时间戳的数据包至从处理器，以便于从处理器解析含有第三主时间戳的数据包，并得到从处理器完成解析时的第三从时间戳；
根据第三主时间戳和第三从时间戳确定从处理器的校准传输延时。
优选地，根据传输延时和校准传输延时得到传输偏差包括：
将传输延时与校准传输延时作差，得到传输偏差。
优选地，设置传输偏差阈值包括：
选取偏差系数；
将传输延时与偏差系数作商，得到传输偏差阈值。
优选地，根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器包括：
通过GPIO接收时钟同步信号并发送时钟同步信号至从处理器。
为解决上述技术问题，本申请还提供了一种同步时钟的装置，包括：
第一接收并发送模块，用于根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；
第一记录模块，用于记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；
发送模块，用于将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；
第一确定模块，用于根据第一从时间戳、第二从时间戳确定传输延时；
补偿模块，用于根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。
此外该装置还包括以下模块：
在记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳之后，在将含有第一主时间戳的数据包发送至从处理器之前，还包括：
第二记录模块，用于当达到第一预设时间时，记录第二主时间戳并发送含有第二主时间戳的数据包至从处理器，以便于从处理器解析含有第二主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳，并根据第一从时间戳、第二从时间戳、第一预设时间确定传输延时。
在根据传输延时进行补偿之后，还包括：
第二确定模块，用于根据第二主时间戳确定校准传输延时；
得到模块，用于根据传输延时和校准传输延时得到传输偏差；
判断模块，用于判断传输偏差是否超出传输偏差阈值；
若是，则触发第一接收并发送模块；
若否，则触发时钟同步模块，用于按照传输延时完成主处理器和从处理器的时钟同步。
根据第二主时间戳确定校准传输延时包括：
第三记录模块，用于当达到第二预设时间时，记录第三主时间戳并发送含有第三主时间戳的数据包至从处理器，以便于从处理器解析含有第三主时间戳的数据包，并得到从处理器完成解析时的第三从时间戳；
第三确定模块，用于根据第三主时间戳和第三从时间戳确定从处理器的校准传输延时。
根据传输延时和校准传输延时得到传输偏差包括：
做差模块，用于将传输延时与校准传输延时作差，得到传输偏差。
设置传输偏差阈值包括：
选取模块，用于选取偏差系数；
做商模块，用于将传输延时与偏差系数作商，得到传输偏差阈值。
根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器包括：
第二接收并发送模块，用于通过GPIO接收时钟同步信号并发送时钟同步信号至从处理器。
为解决上述技术问题，本申请还提供了一种同步时钟的设备，包括：
存储器，用于存储计算机程序；
处理器，用于指向计算机程序，实现同步时钟的方法的步骤。
为解决上述技术问题，本申请还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时，实现上述全部同步时钟的方法的步骤。
本申请所提供的一种同步时钟的方法，应用于含有主处理器和从处理器的多处理器架构，包括：根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；根据第一从时间戳、第二从时间戳确定传输延时；根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。由此可知，将从处理器解析的时间通过第二从时间戳表征，以此将从处理器滞后的第二从时间戳引入确定传输延时的过程中，避免了滞后的第二从时间戳带来的不准确的传输延时，以此实现同步时钟的准确性。
本申请还提供了一种同步时钟的装置、设备及介质，效果同上。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种多处理器架构的示意图；
图2为本申请实施例所提供的第一种同步时钟的方法流程图；
图3为本申请实施例所提供的一种多处理器架构中主处理器和从处理器的连接图；
图4为本申请实施例所提供的第二种同步时钟的方法流程图；
图5为本申请实施例所提供的一种同步时钟的装置结构图；
图6为本申请实施例所提供的一种同步时钟的设备结构图；
图7为本申请实施例所提供的第三种同步时钟的方法流程图。
其中，10为主处理器，11为从处理器。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种同步时钟的方法、装置、设备及介质，其能够准确同步主处理器和从处理器之间的时钟。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
图1为本申请实施例所提供的一种多处理器架构的示意图，如图1所示，其中从处理器11的个数可以为1个，也可以为多个；同样的，外设设备的个数同样可以为1个或者多个。在本申请中对于多处理器架构中涉及到的从处理器以及外设设备的个数、型号等等均不作限定，可以根据具体实施场景确定其实施方式。但需要注意的是，在该多处理器架构中，主处理器10的个数只能为1个。需要说明的是，以下对于本申请所提供的同步时钟的方法的执行主体均为主处理器。
图2为本申请实施例所提供的第一种同步时钟的方法流程图。如图2所示，该同步时钟的方法应用于含有主处理器和从处理器的多处理器架构，包括：
S20：根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器。
图3为本申请实施例所提供的一种多处理器架构中主处理器和从处理器的连接图。可参考图3做以下理解：主处理器将时钟同步请求传输至主处理器中的时钟同步模块，时钟同步模块会根据时钟同步请求生成时钟同步信号。可以理解是，主处理器可以看作CPU，当该方法适用于CPU时，生成时钟同步信号的过程可以在应用层进行。当然，CPU仅为众多实施例中的一种，可根据具体实施场景确定其实施方式。
S21：记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳。
同样需要说明的是，当该方法适用于CPU时，主处理器从应用层接收被传输的时钟同步信号，该传输过程可以在内核层进行。
上述过程可以理解为：主处理器设置有多个接口，在本申请中，其中的一个接口用于发出在应用层根据时钟同步请求生成的时钟同步信号，并将时钟同步信号发送至另一个用于在内核层的接口以及从处理器的一个接受时钟同步信号的接口。此外，在本申请中要求通过GPIO接收时钟同步信号并发送时钟同步信号至从处理器。
S22：将含有第一主时间戳的数据包发送至从处理器。
以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳。
S23：根据第一从时间戳、第二从时间戳确定传输延时。
S24：根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。
其中，将第一主时间戳记为Ta1，第一从时间戳记为Tm1，传输延时记为△T，此时传输延时可按照公式△T＝Tm2-Tm1计算，进一步地，根据传输延时进行补偿后从处理器的计时时间Tm通过Tm＝Ta1+△T计算。
本申请所提供的一种同步时钟的方法，应用于含有主处理器和从处理器的多处理器架构，包括：根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；根据第一从时间戳、第二从时间戳确定传输延时；根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。由此可知，将从处理器解析的时间通过第二从时间戳表征，以此将从处理器滞后的第二从时间戳引入确定传输延时的过程中，避免了滞后的第二从时间戳带来的不准确的传输延时，以此实现同步时钟的准确性。
图4为本申请实施例所提供的第二种同步时钟的方法流程图。在上述实施例的基础上，作为一种更优选的实施例，如图4所示，在记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳之后，在将含有第一主时间戳的数据包发送至从处理器之前，还包括：
S40：当达到第一预设时间时，记录第二主时间戳并发送含有第二主时间戳的数据包至从处理器。
以便于从处理器解析含有第二主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳，并根据第一从时间戳、第二从时间戳、第一预设时间确定传输延时。
假设主处理器的用于接收时钟同步信号的接口未与从处理器的接口同时接收到时钟同步信号，此时会出现第一主时间戳与第一从时间戳不能等同的情况，此时一般会出现两种情况：其一，第一主时间戳先与第一从时间戳被标记，此时传输延时中使用到的第一从时间戳相对于接收的时刻较晚，导致传输延时较小，补偿后仍然不准确；其二，第一主时间戳晚与第一从时间戳被标记，此时传输延时中使用到的第一从时间戳相对于接收的时刻较早，导致传输延时较大，补偿后仍然不准确。为了避免主处理器用于接收时钟同步信号的接口与从处理器的接口不能同时接收到时钟同步信号的情况，设置了第一预设时间，经过第一预设时间后对主处理器和从处理器同时标记时间戳，分别为第一主时间戳和第一从时间戳，此时，第一主时间戳即为第一从时间戳。同时为后续确定准确的传输延时打下基础。其中将第二主时间戳记为Ta2，第二从时间戳记为Tm2，第一预设时间记为t1，此时传输延时可按照公式△T＝Tm2-Tm1-t1计算，进一步地，根据传输延时进行补偿后从处理器的计时时间Tm通过Tm＝Ta2+△T计算。
在上述实施例的基础上，作为一种更优选的实施例，如图4所示，在根据传输延时进行补偿之后，还包括：
S41：根据第二主时间戳确定校准传输延时。
其中，根据第二主时间戳确定校准传输延时包括：
当达到第二预设时间时，记录第三主时间戳并发送含有第三主时间戳的数据包至从处理器，以便于从处理器解析含有第三主时间戳的数据包，并得到从处理器完成解析时的第三从时间戳；
根据第三主时间戳和第三从时间戳确定从处理器的校准传输延时。
S42：根据传输延时和校准传输延时得到传输偏差；
S43：判断传输偏差是否超出传输偏差阈值；
若是，则返回至步骤S20：根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器。
若否，则进入步骤S44：按照传输延时完成主处理器和从处理器的时钟同步。
为了确保该传输延时一直处于准确的状态，需要每隔第二预设时间，再次标记第三时间戳，进一步得到传输偏差，根据传输偏差与传输偏差阈值的关系判断是否可以按照传输延时完成主处理器和从处理器的时钟同步。
其中需要说明的是，将第二预设时间记为t2，第三主时间戳记为Ta3，第三主时间戳记为Tm3，校准传输延时记为△T’，传输偏差记为Tp，传输偏差阈值记为Tthreshold。将传输延时与校准传输延时作差，得到传输偏差，可以表示为：Tp＝△T-△T’。同时，通过选取偏差系数k；将传输延时与偏差系数作商的操作得到传输偏差阈值，可以表示为：Tthreshold＝△T/k。其中偏差系数为自然数，对其具体数值不作限定。
在上述实施例中，对于同步时钟的方法进行了详细描述，本申请还提供同步时钟的装置对应的实施例。需要说明的是，本申请从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件的角度。
图5为本申请实施例所提供的一种同步时钟的装置结构图。如图5所示，本申请还提供了一种同步时钟的装置，包括：
第一接收并发送模块50，用于根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；
第一记录模块51，用于记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；
发送模块52，用于将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；
第一确定模块53，用于根据第一从时间戳、第二从时间戳确定传输延时；
补偿模块55，用于根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。
此外该装置还包括以下模块：
在记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳之后，在将含有第一主时间戳的数据包发送至从处理器之前，还包括：
第二记录模块，用于当达到第一预设时间时，记录第二主时间戳并发送含有第二主时间戳的数据包至从处理器，以便于从处理器解析含有第二主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳，并根据第一从时间戳、第二从时间戳、第一预设时间确定传输延时。
在根据传输延时进行补偿之后，还包括：
第二确定模块，用于根据第二主时间戳确定校准传输延时；
得到模块，用于根据传输延时和校准传输延时得到传输偏差；
判断模块，用于判断传输偏差是否超出传输偏差阈值；
若是，则触发第一接收并发送模块；
若否，则触发时钟同步模块，用于按照传输延时完成主处理器和从处理器的时钟同步。
根据第二主时间戳确定校准传输延时包括：
第三记录模块，用于当达到第二预设时间时，记录第三主时间戳并发送含有第三主时间戳的数据包至从处理器，以便于从处理器解析含有第三主时间戳的数据包，并得到从处理器完成解析时的第三从时间戳；
第三确定模块，用于根据第三主时间戳和第三从时间戳确定从处理器的校准传输延时。
根据传输延时和校准传输延时得到传输偏差包括：
做差模块，用于将传输延时与校准传输延时作差，得到传输偏差。
设置传输偏差阈值包括：
选取模块，用于选取偏差系数；
做商模块，用于将传输延时与偏差系数作商，得到传输偏差阈值。
根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器包括：
第二接收并发送模块，用于通过GPIO接收时钟同步信号并发送时钟同步信号至从处理器。
本申请所提供的一种同步时钟的方法，应用于含有主处理器和从处理器的多处理器架构，包括：根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；记录接收时钟同步信号的第一主时间戳和从处理器接收到时钟同步信号的第一从时间戳；将含有第一主时间戳的数据包发送至从处理器，以便于从处理器解析含有第一主时间戳的数据包，并得到从处理器完成解析时的第二从时间戳；根据第一从时间戳、第二从时间戳确定传输延时；根据传输延时进行补偿，以便于主处理器和从处理器完成时钟同步。由此可知，将从处理器解析的时间通过第二从时间戳表征，以此将从处理器滞后的第二从时间戳引入确定传输延时的过程中，避免了滞后的第二从时间戳带来的不准确的传输延时，以此实现同步时钟的准确性。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
图6为本申请实施例所提供的一种同步时钟的设备结构图，如图6所示，同步时钟的设备包括：
存储器60，用于存储计算机程序；
处理器61，用于执行计算机程序时实现如上述实施例中所提到的同步时钟的方法的步骤。
本实施例提供的同步时钟的设备可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器61可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器61可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器61也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(CentralProcessing Unit，CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器61可以集成有图像处理器(Graphics Processing Unit，GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器61还可以包括人工智能(Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器60可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器60还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器60至少用于存储以下计算机程序，其中，该计算机程序被处理器61加载并执行之后，能够实现前述任意一个实施例公开的同步时钟的方法的相关步骤。另外，存储器60所存储的资源还可以包括操作系统和数据等，存储方式可以是短暂存储或者永久存储。其中，操作系统可以包括Windows、Unix、Linux等。数据可以包括但不限于同步时钟的方法等。
在一些实施例中，同步时钟的设备还可包括有显示屏、输入输出接口、通信接口、电源以及通信总线。
本领域技术人员可以理解，图6中示出的结构并不构成对同步时钟的设备的限定，可以包括比图示更多或更少的组件。
本申请实施例提供的同步时钟的设备，包括存储器60和处理器61，处理器61在执行存储器60存储的程序时，能够实现同步时钟的方法。
此外，本申请还提供了一种步时钟的方法实际应用。图7为本申请实施例所提供的第三种同步时钟的方法流程图，如图7所示能够清楚地知悉整个过程中的操作，可结合上述执行主体为主处理器以及执行主题为从处理器的实施例进一步理解，在此处不作重复赘述。
最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例(可以是主处理器对应的方法、也可以是从处理器对应的方法，还可以是主处理器和从处理器对应的方法)中记载的步骤。
当该同步时钟的方法的执行主体为从处理器时，接收时钟同步信号并记录与之对应的第一从时间戳，同时获取并记录主处理器接收时钟同步信号的第一主时间戳；接收并解析含有第一主时间戳的数据包，在解析完成后获取第二从时间戳；将根据第一从时间戳、第二从时间戳确定的传输延时传输至主处理器，以便于主处理器根据传输延时进行补偿，完成时钟同步。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory)，ROM、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本申请所提供的一种同步时钟的方法、装置、设备及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (10)
1.一种同步时钟的方法，其特征在于，应用于含有主处理器和从处理器的多处理器架构，包括：
根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；
记录接收所述时钟同步信号的第一主时间戳和所述从处理器接收到所述时钟同步信号的第一从时间戳；
将含有所述第一主时间戳的数据包发送至所述从处理器，以便于所述从处理器解析含有所述第一主时间戳的所述数据包，并得到所述从处理器完成解析时的第二从时间戳；
根据所述第一从时间戳、所述第二从时间戳确定传输延时；
根据所述传输延时进行补偿，以便于所述主处理器和所述从处理器完成时钟同步。
2.根据权利要求1所述的同步时钟的方法，其特征在于，在所述记录接收所述时钟同步信号的第一主时间戳和所述从处理器接收到所述时钟同步信号的第一从时间戳之后，在所述将含有所述第一主时间戳的数据包发送至所述从处理器之前，还包括：
当达到所述第一预设时间时，记录第二主时间戳并发送含有所述第二主时间戳的数据包至所述从处理器，以便于所述从处理器解析含有所述第二主时间戳的所述数据包，并得到所述从处理器完成解析时的第二从时间戳，并根据所述第一从时间戳、所述第二从时间戳、所述第一预设时间确定所述传输延时。
3.根据权利要求2所述的同步时钟的方法，其特征在于，在所述根据所述传输延时进行补偿之后，还包括：
根据所述第二主时间戳确定校准传输延时；
根据所述传输延时和所述校准传输延时得到传输偏差；
判断所述传输偏差是否超出传输偏差阈值；
若是，则返回至所述根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器的步骤；
若否，则按照所述传输延时完成所述主处理器和所述从处理器的时钟同步。
4.根据权利要求3所述的同步时钟的方法，其特征在于，所述根据所述第二主时间戳确定校准传输延时包括：
当达到第二预设时间时，记录第三主时间戳并发送含有所述第三主时间戳的数据包至所述从处理器，以便于所述从处理器解析含有所述第三主时间戳的所述数据包，并得到所述从处理器完成解析时的第三从时间戳；
根据所述第三主时间戳和所述第三从时间戳确定所述从处理器的校准传输延时。
5.根据权利要求3所述的同步时钟的方法，其特征在于，所述根据所述传输延时和所述校准传输延时得到传输偏差包括：
将所述传输延时与所述校准传输延时作差，得到所述传输偏差。
6.根据权利要求3所述的同步时钟的方法，其特征在于，设置所述传输偏差阈值包括：
选取偏差系数；
将所述传输延时与所述偏差系数作商，得到所述传输偏差阈值。
7.根据权利要求1所述的同步时钟的方法，其特征在于，所述根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器包括：
通过GPIO接收所述时钟同步信号并发送所述时钟同步信号至所述从处理器。
8.一种同步时钟的装置，其特征在于，包括：
第一接收并发送模块，用于根据时钟同步请求接收时钟同步信号并发送时钟同步信号至从处理器；
第一记录模块，用于记录接收所述时钟同步信号的第一主时间戳和所述从处理器接收到所述时钟同步信号的第一从时间戳；
发送模块，用于将含有所述第一主时间戳的数据包发送至所述从处理器，以便于所述从处理器解析含有所述第一主时间戳的所述数据包，并得到所述从处理器完成解析时的第二从时间戳；
第一确定模块，用于根据所述第一从时间戳、所述第二从时间戳确定传输延时；
补偿模块，用于根据所述传输延时进行补偿，以便于所述主处理器和所述从处理器完成时钟同步。
9.一种同步时钟的设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至7任意一项所述的同步时钟的方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任意一项所述的同步时钟的方法的步骤。
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|---|---|---|---|
| CN202211013511.8A CN115361084A (zh) | 2022-08-23 | 2022-08-23 | 一种同步时钟的方法、装置、设备及介质 |
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| CN202211013511.8A CN115361084A (zh) | 2022-08-23 | 2022-08-23 | 一种同步时钟的方法、装置、设备及介质 |
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|---|---|
| CN115361084A true CN115361084A (zh) | 2022-11-18 |
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ID=84002180
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116938379A (zh) * | 2023-09-18 | 2023-10-24 | 湖北芯擎科技有限公司 | 时间同步的方法、装置、电子设备及计算机可读存储介质 |
| WO2024138400A1 (zh) * | 2022-12-28 | 2024-07-04 | 深圳市正浩创新科技股份有限公司 | 同步数据处理方法及设备 |
| CN118316562A (zh) * | 2024-06-07 | 2024-07-09 | 浙江正泰仪器仪表有限责任公司 | 一种双模通信模块的时钟同步方法 |
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2022
- 2022-08-23 CN CN202211013511.8A patent/CN115361084A/zh active Pending
Cited By (4)
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|---|---|---|---|---|
| WO2024138400A1 (zh) * | 2022-12-28 | 2024-07-04 | 深圳市正浩创新科技股份有限公司 | 同步数据处理方法及设备 |
| CN116938379A (zh) * | 2023-09-18 | 2023-10-24 | 湖北芯擎科技有限公司 | 时间同步的方法、装置、电子设备及计算机可读存储介质 |
| CN116938379B (zh) * | 2023-09-18 | 2023-12-15 | 湖北芯擎科技有限公司 | 时间同步的方法、装置、电子设备及计算机可读存储介质 |
| CN118316562A (zh) * | 2024-06-07 | 2024-07-09 | 浙江正泰仪器仪表有限责任公司 | 一种双模通信模块的时钟同步方法 |
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