CN115347894B

CN115347894B - 一种射频接口电路及基于射频接口电路的多芯片级联方法

Info

Publication number: CN115347894B
Application number: CN202211264346.3A
Authority: CN
Inventors: 周之蒋; 徐兵; 张凡; 林明
Original assignee: Hangzhou Anda Technology Co ltd
Current assignee: Hangzhou Anda Technology Co ltd
Priority date: 2022-10-17
Filing date: 2022-10-17
Publication date: 2023-02-10
Anticipated expiration: 2042-10-17
Also published as: CN115347894A

Abstract

本发明公开了一种射频接口电路，包括第一链路，所述第一链路包括依次设置的PLL IN端口、第一功率放大器AMP、开关S1、第二功率放大器AMP和PLL OUT端口；第二链路，所述第二链路包括依次设置的CAS IN端口、第三功率放大器AMP、开关S2、第四功率放大器AMP和PLL OUT INT端口；其中所述PLL IN端口分设为EXT PLL IN端口和INT PLL IN端口，并在端口后方对应设置开关S0，所述开关S0能够对应切换至所述EXT PLL IN端口和所述INT PLL IN端口。本发明的有益效果：本发明从芯片需要接收来自主芯片的信号，在内部放大再通过从芯片PLL OUT输出，经过功分器再返回CAS IN端口，不仅保证所有芯片CAS IN端口接收信号幅度和相位一致，还能在信号传输过程进行放大，进而保证信号的驱动能力。

Description

一种射频接口电路及基于射频接口电路的多芯片级联方法

技术领域

本发明涉及的射频接口电路的技术领域，尤其涉及射频接口电路及基于射频接口电路的多芯片级联方法。

背景技术

随着射频技术的不断发展，MIMO架构越来越得到青睐，多芯片级联射频接口技术越发重要，如图1所示，已经被用于射频芯片级联中，此架构的优点是可以保证所有芯片射频信号幅度和相位一致性。如图2，芯片级联必须保证主-从芯片接收到的信号幅度和相位一致，随着芯片个数的增加，PLL OUT端口输出功率不足以推动从芯片正常工作，因此芯片级联很难大规模实现。

发明内容

本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。

鉴于上述现有存在的问题，提出了本发明。

因此，本发明解决的技术问题是：提出一种射频接口电路及基于射频接口电路的多芯片级联方法。

为解决上述技术问题，本发明提供如下技术方案：一种射频接口电路，包括，第一链路，所述第一链路包括依次设置的PLL IN端口、第一功率放大器AMP、开关S1、第二功率放大器AMP和PLL OUT端口；第二链路，所述第二链路包括依次设置的CAS IN端口、第三功率放大器AMP、开关S2、第四功率放大器AMP和PLL OUT INT端口；其中所述PLL IN端口分设为EXTPLL IN端口和INT PLL IN端口，并在端口后方对应设置开关S0，所述开关S0能够对应切换至所述EXT PLL IN端口和所述INT PLL IN端口。

优选的，包括，电路内部包含所述开关S1和所述开关S2，开关和功率放大器的偏置电压受控于寄存器。

优选的，包括，所述寄存器包括以下三种切换模式，内部模式，所述PLL IN端口输入到所述PLL OUT INT端口输出；外部模式，所述CAS IN端口输入到所述PLL OUT INT端口输出；级联模式，所述PLL IN端口输入到所述PLL OUT端口输出，以及所述CAS IN端口输入到所述PLL OUT INT端口输出。

优选的，包括，通过所述射频接口电路级联的主芯片能够通过所述开关S0切换到所述INT PLL IN端口，从芯片通过所述开关S0能够切到所述EXT PLL IN端口，从芯片能够通过所述第一链路的放大，提供足够的信号能量。

优选的，所述射频接口电路中还包括射频开关、功率放大单元以及功率分配单元，所述射频开关由Nmos晶体管的导通和关闭来实现射频信号是否允许通过；所述功率放大单元为所述射频接口电路中的放大器，用于射频信号的放大；所述功率分配单元为所述射频接口电路中的功分器，其为等长的两个微带线，用于射频信号经过等长微带线后幅度和相位保持相同。

一种基于射频接口电路的多芯片级联方法，包括以下步骤，开关S1接通第一链路、开关S2接通第二链路；电路级联模式下，PLL IN端口输入到PLL OUT端口输出，以及CAS IN端口输入到PLL OUT INT端口输出；主芯片由开关S0切到INT PLL IN端口，从芯片由所述开关S0切到EXT PLL IN端口，完成开关配置。

优选的，还包括以下步骤，PLL IN端口经功分器分别与从芯片EXT PLL IN端口连接；从芯片的PLL OUT端口分别与从芯片的CAS IN端口连接。

优选的，包括以下运行步骤，主芯片的射频信号由所述PLL OUT端口经过功分器输入至从芯片的所述EXT PLL IN端口；所述EXT PLL IN端口将射频信号经第一链路进行信号放大；放大后的射频信号由所述PLL OUT端口输出；信号再通过功分器分成幅度相位一致的射频信号输入至CAS IN端口，射频信号经过第二链路由所述PLL OUT端口输出。

一种基于射频接口电路的四芯片级联电路，其特征在于：包括上述的射频接口电路以及上述的多芯片级联方法。

优选的，包括一颗主芯片和三颗从芯片，所述主芯片由开关S0切到INT PLL IN端口，右侧二个从芯片由所述开关S0切到EXT PLL IN端口；其中位于左边上方从芯片的开关S0和开关S1设置为断开状态，以及左边上方从芯片不接收主芯片PLL OUT端口输出的射频信号。

本发明的有益效果：本发明通过在PLL IN端口加入S0开关，并加入端口EXT PLLIN来实现，主芯片S0切到INT PLL IN端口，从芯片S0切到EXT PLL IN端口，从芯片会经过第一链路的放大，提供足够的信号能量；本发明从芯片需要接收来自主芯片的信号，在内部放大再通过从芯片PLL OUT输出，经过功分器再返回CAS IN端口，不仅保证所有芯片CAS IN端口接收信号幅度和相位一致，还能在信号传输过程进行放大，进而保证信号的驱动能力，保证后级工作在正常模式。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明所述传统方案中射频接口电路的示意图；

图2为本发明所述传统方案中两个芯片级联电路的示意图；

图3为本发明所述传统方案中四个芯片级联电路的示意图；

图4为本发明所述传统方案中八个芯片级联电路的示意图；

图5为本发明所述本方案中射频接口电路的示意图；

图6为本发明所述本方案中四个芯片级联电路的示意图；

图7为本发明所述本方案中八个芯片级联电路的示意图；

图8为本发明统方案中和本方案中级联电路的增益效果示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

同时在本发明的描述中，需要说明的是，术语中的“上、下、内和外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一、第二或第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

本发明中除非另有明确的规定和限定，术语“安装、相连、连接”应做广义理解，例如：可以是固定连接、可拆卸连接或一体式连接；同样可以是机械连接、电连接或直接连接，也可以通过中间媒介间接相连，也可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

实施例1

随着射频技术的不断发展，MIMO架构越来越得到青睐，多芯片级联射频接口技术越发重要，如图1的示意，该架构已经被用于射频芯片级联中，此架构的优点是可以保证所有芯片射频信号幅度和相位一致性。如图2的示意，芯片级联必须保证主-从芯片接收到的信号幅度和相位一致，随着芯片个数的增加，PLL OUT端口（105）输出功率不足以推动从芯片正常工作，因此芯片级联很难大规模实现。

图1为大芯片射频信号源接口示意图，图2为两颗芯片级联的示意图，图2中下方芯片为主芯片，上方为从芯片，主芯片提供射频信号通过PLL OUT端口（105）输出，再而通过功分器分成幅度相位一致的射频信号，其中功分器是等长的两个微带线，射频信号经过等长微带线幅度和相位是相同的。因此通过CAS IN端口（201）同时驱动主芯片和从芯片，通过CAS IN端口（201）可以保证两颗芯片射频幅度和相位一致。

图2下方的主芯片为信号源，并通过PLL OUT端口（105）提供输出功率，通过功分器将输出功率分成幅度和相位一致的两个射频信号（即图2中射频信号经过PLL OUT端口（105）并通过功分器分出的2条信号分别输入至主芯片的CAS IN端口（201）和从芯片的CASIN端口（201）），通过CAS IN端口（201）输入给主芯片和从芯片。但是图2中的技术方案并不能实现大规模芯片级联，因为PLL OUT端口（105）输出功率（功分器输入端功率到输出理论衰减3dB，随着芯片增多，需要的功分器会增加，从而每个从芯片实际得到功率会大大降低，因此PLL OUT端口（105）输出功率驱动能力有限）有限不足以驱动更多的芯片。

需要说明的是，图2中由信号依次由PLL IN端口（101）至第一功率放大器AMP102、开关S1（103）、第二功率放大器AMP104和PLL OUT端口（105）后，由PLL OUT端口（105）后输出功率，PLL OUT端口（105）后接功分器，依次将射频信号输入主芯片的CAS IN端口（201）和从芯片的CAS IN端口（201），其中主芯片接收射频信号后依次经过主芯片的第三功率放大器AMP（202）、开关S2（203）、第四功率放大器AMP（204）和PLL OUT INT端口（205），从芯片接收射频信号后依次经过从芯片的第三功率放大器AMP（202）、开关S2（203）、第四功率放大器AMP（204）和PLL OUT INT端口（205），不难理解的是，本实施例中的主芯片和从芯片的电路结构对称。

参照图3的示意，其为4芯片级联方案，图4为8芯片级联的技术方案，图3-图4的方案都是传统级联方式，其是以Master为主芯片，Slave为从芯片，主芯片PLL OUT端口（105）提供输出功率通过功分器（Power Divider）分配给从芯片（此处功分器可参照图3-图4中的PD连接示意图）。但是随着芯片数量的增加对于主芯片的PLL OUT端口（105）输出功率要求也随之增加，因此传统的技术方案在实际应用中大多支持最大4芯片级联。不难理解的是，本实施例中图3和图4中的芯片结构与图1-图2的中的芯片结构以及连接方式的原理相同，此处不做详述。

基于上述问题，本实施例提出一种射频接口电路解决上述问题，该射频接口电路在PLL IN端口（101）加入开关S0（500），并加入EXT PLL IN端口（300）和INT PLL IN端口（400）来实现，如图5所示，主芯片的开关S0（500）切到INT PLL IN端口（400），从芯片的开关S0（500）切到入EXT PLL IN端口（300），从芯片会经过第一链路的放大，提供足够的信号能量。该射频接口电路对比参照图2的示意，在图2中，从芯片只接收芯片，并未对信号进行放大再输出。而本实施例提出的方案从芯片需要接收来自主芯片的信号，在内部放大再通过从芯片PLL OUT端口（105），经过功分器再返回CAS IN端口（201），不仅保证所有芯片CAS IN端口（201），接收信号幅度和相位一致，还能在信号传输过程进行放大，进而保证信号的驱动能力，保证后级工作在正常模式。

图6为4颗芯片级联，采用图5中的结构组成的级联芯片不在依赖于主芯片输出功率，因此可以支持更多芯片级联，在图7中实现8颗芯片级联，八颗芯片级联和四颗芯片级联工作模式一致。左下为主芯片，主芯片开关S0（500）选择内部射频信号源，通过INT PLL IN端口（400）输入，开关S1（103）选择PLL OUT端口（105）输出，然后通过黑线功分器分成幅度相位一致的两个射频信号，通过开关S0（500）选择EXT PLL IN端口（300）端口输入给右侧两颗从芯片，右侧两颗芯片开关S1（103）选择从PLL OUT端口（105）输出再通过红线功分器分成幅度相位一致的射频信号提供给四颗芯片的CAS IN端口（201），开关S2（203）选择PLLOUT INT端口（205），从而保证四颗芯片射频端口PLL OUT INT端口（205）的输出信号幅度相位一致。

更加具体的，本实施例提出的一种射频接口电路，包括第一链路（100），第一链路（100）包括依次设置的PLL IN端口（101）、第一功率放大器AMP102、开关S1（103）、第二功率放大器AMP104和PLL OUT端口（105）；第二链路（200），第二链路（200）包括依次设置的CASIN端口（201）、第三功率放大器AMP（202）、开关S2（203）、第四功率放大器AMP（204）和PLLOUT INT端口（205）；其中PLL IN端口（101）分设为EXT PLL IN端口（300）和INT PLL IN端口（400），并在端口后方对应设置开关S0500，开关S0500能够对应切换至EXT PLL IN端口（300）和INT PLL IN端口（400）。

进一步的，电路内部包含开关S1（103）和开关S2（203），开关和功率放大器的偏置电压受控于寄存器。寄存器的功能是存储二进制代码，它是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，故存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，或串行输入、并行输出，十分灵活，用途也很广。

在本实施例中提出的寄存器包括以下三种切换模式：

内部模式，PLL IN端口（101）输入到PLL OUT INT端口（205）输出；

外部模式，CAS IN端口（201）输入到PLL OUT INT端口（205）输出；

级联模式，PLL IN端口（101）输入到PLL OUT端口（105）输出，以及CAS IN端口（201）输入到PLL OUT INT端口（205）输出。

通过射频接口电路级联的主芯片能够通过开关S0（500）切换到INT PLL IN端口（400），从芯片通过开关S0（500）能够切到EXT PLL IN端口（300），从芯片能够通过第一链路（100）的放大，提供足够的信号能量。

还需要说明的是，射频接口电路中还包括射频开关、功率放大单元以及功率分配单元；射频开关由Nmos晶体管的导通和关闭来实现射频信号是否允许通过；功率放大单元为射频接口电路中的放大器，用于射频信号的放大；功率分配单元为射频接口电路中的功分器，其为等长的两个微带线，用于射频信号经过等长微带线后幅度和相位保持相同。

实施例2

基于上述实施例提出的射频接口电路，本实施例提出一种基于射频接口电路的多芯片级联方法，包括以下步骤，

S1：开关S1（103）接通第一链路（100）、开关S2（203）接通第二链路（200）；

S2：电路级联模式下，PLL IN端口（101）输入到PLL OUT端口（105）输出，以及CASIN端口（201）输入到PLL OUT INT端口（205）输出；

S3：主芯片由开关S0（500）切到INT PLL IN端口（400），从芯片由开关S0（500）切到EXT PLL IN端口（300），完成开关配置。

当完成开始配置后，该基于射频接口电路的多芯片级联方法，还包括以下步骤：

S4：PLL IN端口（101）经功分器分别与从芯片EXT PLL IN端口（300）连接；

S5：从芯片的PLL OUT端口（105）分别与从芯片的CAS IN端口（201）连接。

进一步的，本实施例多芯片级联后，包括以下运行步骤，

主芯片的射频信号由PLL OUT端口（105）经过功分器输入至从芯片的EXT PLL IN端口（300）；

EXT PLL IN端口（300）将射频信号经第一链路（100）进行信号放大；

放大后的射频信号由PLL OUT端口（105）输出；

信号再通过功分器分成幅度相位一致的射频信号输入至CAS IN端口（201），射频信号经过第二链路（200）由PLL OUT端口（105）输出。

参照图6的示意，基于上述射频接口电路的多芯片级联方法，其包括一颗主芯片和三颗从芯片，主芯片由开关S0（500）切到INT PLL IN端口（400），右侧二个从芯片由开关S0（500）切到EXT PLL IN端口（300）；其中位于左边上方从芯片的开关S0（500）和开关S1（103）设置为断开状态，以及左边上方从芯片不接收主芯片PLL OUT端口（105）输出的射频信号。同理，不难理解的是，八颗芯片级联和四颗芯片级联工作模式一致。

工作原理：左下为主芯片，主芯片开关S0（500）选择内部射频信号源，通过INT PLLIN端口（400）输入，开关S2（203）选择PLL OUT端口（105）端口输出，然后通过黑线功分器分成幅度相位一致的两个射频信号，通过开关S0（500）选择EXT PLL IN端口（300）输入给右侧两颗从芯片，右侧两颗芯片开关S1（103）选择从PLL OUT端口（105）输出再通过红线功分器分成幅度相位一致的射频信号提供给四颗芯片的CAS IN端口（201），开关S2（203）选择PLLOUT INT端口（205）输出，从而保证四颗芯片射频端口PLL OUT INT端口（205）输出信号幅度相位一致。

本申请附图中出现的英文，其中文翻译如下：INT PLL IN端口为内部射频信号输入端口、EXT PLL IN端口为外部射频信号输入端口、PLL OUT端口为射频信号输出端口、CASIN端口为级联射频信号输入端口、PLL OUT INT端口为内部射频信号输出端口；此处还对附图标记进行说明，S0表示为射频开关，其中0为选择内部射频信号或者外部射频信号、S1表示为射频开关，其中1为选择射频信号输出到外部PLL OUT端口（105）或者内部PLL OUT INT端口（205）、S2表示为射频开关，其中2为选择CAS IN端口（201）射频信号输出到PLL OUTINT端口（205）或者关闭此通路。

参照图8的示意，采用本实施例的芯片级联方法，图8中为增益曲线随着频率变化关系，传统方案输入到输出的增益比本方法提出的方案低，本实施例的级联方法应用更加广泛。曲线的对比只看带宽内的部18GHz-20GHz范围内，提出方案的增益高于传统方案增益。

应当认识到，本发明的实施例可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术-包括配置有计算机程序的非暂时性计算机可读存储介质在计算机程序中实现，其中如此配置的存储介质使得计算机以特定和预定义的方式操作——根据在具体实施例中描述的方法和附图。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。

此外，可按任何合适的顺序来执行本文描述的过程的操作，除非本文另外指示或以其他方式明显地与上下文矛盾。本文描述的过程(或变型和/或其组合)可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码(例如，可执行指令、一个或多个计算机程序或一个或多个应用)、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。

进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RAM、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所述步骤的指令或程序时，本文所述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本发明所述的方法和技术编程时，本发明还包括计算机本身。计算机程序能够应用于输入数据以执行本文所述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。

如在本申请所使用的，术语“组件”、“模块”、“系统”等等旨在指代计算机相关实体，该计算机相关实体可以是硬件、固件、硬件和软件的结合、软件或者运行中的软件。例如，组件可以是，但不限于是：在处理器上运行的处理、处理器、对象、可执行文件、执行中的线程、程序和/或计算机。作为示例，在计算设备上运行的应用和该计算设备都可以是组件。一个或多个组件可以存在于执行中的过程和/或线程中，并且组件可以位于一个计算机中以及/或者分布在两个或更多个计算机之间。此外，这些组件能够从在其上具有各种数据结构的各种计算机可读介质中执行。这些组件可以通过诸如根据具有一个或多个数据分组（例如，来自一个组件的数据，该组件与本地系统、分布式系统中的另一个组件进行交互和/或以信号的方式通过诸如互联网之类的网络与其它系统进行交互）的信号，以本地和/或远程过程的方式进行通信。

还应当理解的是，本发明通过实施方式加以描述，实施例仅为针对本发明权利要求所提出技术方案能够实现所给出清楚完整的说明，即对权利要求的解释说明，因此当评判本发明说明书记载的技术方案是否公开充分时，应当予以充分考虑权利要求所限定方案的旨在核心要义，而在说明书中必然存在与本实施例所提出解决核心技术问题相无关的其他技术问题，其对应的技术特征、技术方案均不属于本实施例要义所指，属于非必要技术特征，故可参照隐含公开，本领域技术人员完全可以结合现有技术和公知常识进行实现，因此无任何必要做详述。

应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种射频接口电路，其特征在于：包括，

第一链路（100），所述第一链路（100）包括依次设置的PLL IN端口（101）、第一功率放大器AMP（102）、开关S1（103）、第二功率放大器AMP（104）和PLL OUT端口（105）；

第二链路（200），所述第二链路（200）包括依次设置的CAS IN端口（201）、第三功率放大器AMP（202）、开关S2（203）、第四功率放大器AMP（204）和PLL OUT INT端口（205）；

其中所述PLL IN端口（101）分设为EXT PLL IN端口（300）和INT PLL IN端口（400），并在端口后方对应设置开关S0（500），所述开关S0（500）能够对应切换至所述EXT PLL IN端口（300）和所述INT PLL IN端口（400），所述PLL IN端口（101）为射频信号输入端口，所述PLLOUT端口（105）为射频信号输出端口，所述CAS IN端口（201）为级联射频信号输入端口，所述PLL OUT INT端口（205）为内部射频信号输出端口，所述EXT PLL IN端口（300）为外部射频信号输入端口，所述INT PLL IN端口（400）为内部射频信号输入端口。

2.如权利要求1所述的射频接口电路，其特征在于：包括，

电路内部包含所述开关S1（103）和所述开关S2（203），开关和功率放大器的偏置电压受控于寄存器。

3.如权利要求2所述的射频接口电路，其特征在于：包括，所述寄存器包括以下三种切换模式，

内部模式，所述PLL IN端口（101）输入到所述PLL OUT INT端口（205）输出；外部模式，所述CAS IN端口（201）输入到所述PLL OUT INT端口（205）输出；级联模式，所述PLL IN端口（101）输入到所述PLL OUT端口（105）输出，以及所述CAS IN端口（201）输入到所述PLL OUTINT端口（205）输出。

4.如权利要求1所述的射频接口电路，其特征在于：包括，

通过所述射频接口电路级联的主芯片能够通过所述开关S0（500）切换到所述INT PLLIN端口（400），从芯片通过所述开关S0（500）能够切到所述EXT PLL IN端口（300），从芯片能够通过所述第一链路（100）的放大，提供足够的信号能量。

5.如权利要求1所述的射频接口电路，其特征在于：所述射频接口电路中还包括射频开关、功率放大单元以及功率分配单元；

所述射频开关由Nmos晶体管的导通和关闭来实现射频信号是否允许通过；

所述功率放大单元为所述射频接口电路中的放大器，用于射频信号的放大；

所述功率分配单元为所述射频接口电路中的功分器，其为等长的两个微带线，用于射频信号经过等长微带线后幅度和相位保持相同。

6.一种基于射频接口电路的多芯片级联方法，其特征在于：包括以下步骤，

开关S1（103）接通第一链路（100）、开关S2（203）接通第二链路（200）；

电路级联模式下，PLL IN端口（101）输入到PLL OUT端口（105）输出，以及CAS IN端口（201）输入到PLL OUT INT端口（205）输出；

主芯片由开关S0（500）切到INT PLL IN端口（400），从芯片由所述开关S0（500）切到EXTPLL IN端口（300），完成开关配置；

其中所述第一链路（100）包括依次设置的PLL IN端口（101）、第一功率放大器AMP（102）、开关S1（103）、第二功率放大器AMP（104）和PLL OUT端口（105）；所述第二链路（200）包括依次设置的CAS IN端口（201）、第三功率放大器AMP（202）、开关S2（203）、第四功率放大器AMP（204）和PLL OUT INT端口（205），所述PLL IN端口（101）为射频信号输入端口，所述PLL OUT端口（105）为射频信号输出端口，所述CAS IN端口（201）为级联射频信号输入端口，所述PLL OUT INT端口（205）为内部射频信号输出端口，所述EXT PLL IN端口（300）为外部射频信号输入端口，所述INT PLL IN端口（400）为内部射频信号输入端口。

7.如权利要求6所述的基于射频接口电路的多芯片级联方法，其特征在于：还包括以下步骤，

PLL IN端口（101）经功分器分别与从芯片EXT PLL IN端口（300）连接；

从芯片的PLL OUT端口（105）分别与从芯片的CAS IN端口（201）连接。

8.如权利要求6所述的基于射频接口电路的多芯片级联方法，其特征在于：包括以下运行步骤，

主芯片的射频信号由所述PLL OUT端口（105）经过功分器输入至从芯片的所述EXT PLLIN端口（300）；

所述EXT PLL IN端口（300）将射频信号经第一链路（100）进行信号放大；

放大后的射频信号由所述PLL OUT端口（105）输出；

信号再通过功分器分成幅度相位一致的射频信号输入至CAS IN端口（201），射频信号经过第二链路（200）由所述PLL OUT端口（105）输出。

9.一种基于射频接口电路的四芯片级联电路，其特征在于：包括如权利要求6-8任一项所述的多芯片级联方法。

10.如权利要求9所述的基于射频接口电路的四芯片级联电路，其特征在于：包括一颗主芯片和三颗从芯片，所述主芯片由开关S0（500）切到INT PLL IN端口（400），右侧二个从芯片由所述开关S0（500）切到EXT PLL IN端口（300）；

其中位于左边上方从芯片的开关S0（500）和开关S1（103）设置为断开状态，以及左边上方从芯片不接收主芯片PLL OUT端口（105）输出的射频信号。