CN115344527A - 一种基于fpga的高速行情数据缓存方法 - Google Patents

一种基于fpga的高速行情数据缓存方法 Download PDF

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Abstract

本发明提供一种基于FPGA的高速行情数据缓存方法，包括以下步骤：S1、行情数据流通过FPGA的网口传输至TCP/UDP/IP模块，对行情数据流进行网络协议地解析和协议上的转换，并传输至数据搬移模块；S2、数据搬移模块接收步骤S1传输的行情数据并生成写入或读出命令与行情数据一同传入互联模块；S3、互联模块将来自数据搬移模块或MIG缓存模块的信息与写入或读出命令进行协议上的转换；S4、MIG缓存模块根据写入或读出命令对来自互联模块的解析后的行情数据缓存至DDR/HBM。本发明实现了对来自网络的行情流数据的硬件解析，并将解析后的高速数据进行缓存，降低数据流对于解码模块协议流数据的解码压力。

Description

一种基于FPGA的高速行情数据缓存方法
技术领域
本发明涉及证券行业行情数据解析加速领域，具体涉及一种基于FPGA的高速行情数据缓存方法。
背景技术
FPGA，是Field Programmable Gate Array的简称，中文名称为现场可编程门阵列，是一种可编程器件，是在PAL（可编程逻辑阵列）、GAL（通用阵列逻辑）、CPLD（复杂可编程逻辑器件）等传统逻辑电路和门阵列的基础上发展起来的一种半定制电路，既解决了半定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，其计算存储、算法加速和低延时传输等方面的独特优势在金融领域有着深入的技术应用价值。
目前在金融证券行业，行情的解析开始采用基于FPGA进行硬件上的解码。但是由于FAST行情数据的高速数据传输，对下游的解码模块造成大的压力，影响运行的稳定性。同时，CPU相对固定的处理模式，无法提供底层更细颗粒度的操作调度，所以FAST的软解码延时较高，对CPU的负载占用较大，是现有行情解析系统的痛点所在。
发明内容
本发明要解决的技术问题是提供一种基于FPGA的高速行情数据缓存方法，实现了对来自网络的行情流数据的硬件解析，并将解析后的高速数据进行缓存，降低数据流对于解码模块协议流数据的解码压力。
为解决上述技术问题，本发明的实施例提供一种基于FPGA的高速行情数据缓存方法，包括以下步骤：
S1、行情数据流通过FPGA的网口传输至TCP/UDP/IP模块，TCP/UDP/IP模块接收行情数据流，对行情数据流进行网络协议地解析和协议上的转换，并传输至数据搬移模块；
S2、数据搬移模块接收步骤S1传输的行情数据并生成写入或读出命令与行情数据一同传入互联模块；
S3、互联模块将来自数据搬移模块或MIG缓存模块的信息与写入或读出命令进行协议上的转换；
S4、MIG缓存模块根据写入或读出命令对来自互联模块的解析后的行情数据缓存至DDR/HBM缓存空间。
其中，步骤S1包括以下步骤：
S1.1、FAST数据流通过10G网口到达GTY收发器；
S1.2、数据流分别通过物理编码子层MAC、媒体访问控制器PCS实现物理层上的解析，管理时钟域CDC对数据流进行跨时钟域的传输并转化为axi的流式协议；
S1.3、通过帧管理模块对行情数据进一步的缓存和帧丢弃；
S1.4、通过TCP/UDP/IP实现网络协议上的解析。
其中，步骤S1中，FAST数据流需要依靠10G网口的IP核心和TCP/UDP/IP的IP核实现行情数据的组片与错误重传功能。
其中，步骤S2包括以下步骤：
数据搬移模块根据数据大小进行计算并生成相应的写入命令，随同行情数据一同传入互联模块；
检测解码模块的空闲情况，生成一定数据量大小的读出命令，发送至互联模块，并将数据搬移到解码模块上。
其中，步骤S3包括以下步骤：
互联模块根据数据搬移模块的写入命令和数据将axi流式协议转换为一般的axi协议，并发送至MIG缓存模块；
互联模块根据数据搬移模块的读出命令和MIG缓存模块的数据分别进行协议转换，将读出的缓存数据发送至数据搬移模块。
其中，步骤S4包括以下步骤：
MIG缓存模块接收互联模块发送的写入命令，则在DDR/HBM中开辟缓存地址空间，将到来的axi一般协议数据存储到相应的地址空间中；
MIG缓存模块接收互联模块发送的读出命令，则将相应地址空间中的数据转化为axi的一般协议输出到互联模块。
其中，数据互联模块与MIG缓存模块在基于BLCOK下由RTL外围代码实现，按照一定时钟频率周期性地监测总线是否有数据，若有，就接受来自TCP/UDP/IP解析模块的数据。
本发明上述技术方案的有益效果如下：
1、本发明提供一种基于FPGA的高速网络行情数据缓存方法，采用XILINX Alveo U系列的FPGA硬件加速卡；结合Verilog硬件描述语言与HLS硬件描述语言实现，在FPGA加速卡上开发了高速网络行情数据缓存，对网络数据的解析和缓存过程进行一定的优化。
2、本发明设计了针对行情数据的数据搬移模块和互联模块，降低CPU负载，从而提高了对FAST协议流数据的硬件解码的整体稳定性。
附图说明
图1为本发明的架构图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
如图1所示，本发明的实施例提供一种基于FPGA的高速行情数据缓存方法，包括以下步骤：
S1、行情数据流通过FPGA的网口传输至TCP/UDP/IP模块，TCP/UDP/IP模块接收行情数据流，对行情数据流进行网络协议地解析和协议上的转换，并传输至数据搬移模块；
S2、数据搬移模块接收步骤S1传输的行情数据并生成写入或读出命令与行情数据一同传入互联模块；
S3、互联模块将来自数据搬移模块或MIG缓存模块的信息与写入或读出命令进行协议上的转换；
S4、MIG缓存模块根据写入或读出命令对来自互联模块的解析后的行情数据缓存至DDR/HBM缓存空间。
步骤S1包括以下步骤：
S1.1、FAST数据流（Fast Data stream）通过10G网口到达GTY收发器；
S1.2、数据流分别通过物理编码子层MAC、媒体访问控制器PCS实现物理层上的解析，管理时钟域CDC对数据流进行跨时钟域的传输并转化为axi的流式协议；
S1.3、通过帧管理模块对行情数据进一步的缓存和帧丢弃等；
S1.4、通过TCP/UDP/IP实现网络协议上的解析。
具体的，GTY收发器用于接收来自网口的行情信息。数据流会先经过PCS与MAC模块实现物理层上的解析，然后经过CDC将数据进行跨时钟域的传输并转化为axi的流式协议。该解析器在每个周期从获取来自网口的64-bit数据段。随后帧管理模块会检测数据帧，并将坏帧进行提取并进行丢弃。最后基于网络协议数据的axi流式信息会通过TCP/UDP/IP的IP核心进行网络协议上的识别，将ICMP，IGMP等通过多路选择器传输到对应的解析模块上，最后作为axi流式信息传输。
步骤S2包括以下步骤：
数据搬移模块根据数据大小进行计算并生成相应的写入命令，随同行情数据一同传入互联模块；
检测解码模块的空闲情况，生成一定数据量大小的读出命令，发送至互联模块，并将数据搬移到解码模块上。
具体的，所述数据搬移模块（axi_datamover模块）用于对到来的解析行情数据进行数据搬移，根据不同的数据流向和当前时钟周期下的读写命令，可以接收来自网络模块的数据。
步骤S3包括以下步骤：
互联模块（axi_interconnect模块）根据数据搬移模块的写入命令和数据将axi流式协议转换为一般的axi协议，并发送至MIG缓存模块；
互联模块根据数据搬移模块的读出命令和MIG缓存模块的数据分别进行协议转换，将读出的缓存数据发送至数据搬移模块。
步骤S4包括以下步骤：
MIG缓存模块接收互联模块发送的写入命令，则在DDR/HBM模块上开辟缓存地址空间，将到来的axi一般协议数据存储到相应的地址空间中；
MIG缓存模块接收互联模块发送的读出命令，则将相应地址空间中的数据转化为axi的一般协议输出到互联模块。
本实施例中，对于整个缓存方法，网络协议上的数据解析需要调用专用的IP核，这些IP核负责将网络的数据转换为基于axi的流式信息。也负责将到来的网络层协议解析。这里的IP核就相当于这里的TCP/UDP/IP的IP核和10G网口IP核。
将本发明适用的高速行情数据缓存硬件系统和不具备高速行情缓存的硬件解码系统分别部署在两台相同配置的物理服务器上，且两台服务器上均部署有交易所的行情网关，发送同一天的FAST流数据行情。
通过对比数据如下：
高速行情数据缓存硬件系统 一般高速行情数据硬件系统
240min 30min
通过测试发现，相较于一般高速行情数据硬件系统，基于FPGA高速网络行情数据缓存硬件系统可以有效缓解在网络FAST协议流数据对解码模块的压力，可以持续承担一天的行情数据解码。
本发明提供一种基于FPGA的高速网络行情数据缓存方法，采用XILINX Alveo U系列的FPGA硬件加速卡；结合Verilog硬件描述语言与HLS硬件描述语言实现，在FPGA加速卡上开发了高速网络行情数据缓存，对网络数据的解析和缓存过程进行一定的优化。设计了针对行情数据的数据搬移模块和数据互联模块，降低CPU负载，从而提高了了对FAST协议流数据的硬件解码的整体稳定性。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种基于FPGA的高速行情数据缓存方法，其特征在于，包括以下步骤：
S1、行情数据流通过FPGA的网口传输至TCP/UDP/IP模块，TCP/UDP/IP模块接收行情数据流，对行情数据流进行网络协议地解析和协议上的转换，并传输至数据搬移模块；
S2、数据搬移模块接收步骤S1传输的行情数据并生成写入或读出命令与行情数据一同传入互联模块；
S3、互联模块将来自数据搬移模块或MIG缓存模块的信息与写入或读出命令进行协议上的转换；
S4、MIG缓存模块根据写入或读出命令对来自互联模块的解析后的行情数据缓存至DDR/HBM缓存空间。
2.根据权利要求1所述的基于FPGA的高速行情数据缓存方法，其特征在于，步骤S1包括以下步骤：
S1.1、FAST数据流通过10G网口到达GTY收发器；
S1.2、数据流分别通过物理编码子层MAC、媒体访问控制器PCS实现物理层上的解析，管理时钟域CDC对数据流进行跨时钟域的传输并转化为axi的流式协议；
S1.3、通过帧管理模块对行情数据进一步的缓存和帧丢弃；
S1.4、通过TCP/UDP/IP实现网络协议上的解析。
3.根据权利要求2所述的基于FPGA的高速行情数据缓存方法，其特征在于，步骤S1中，FAST数据流需要依靠10G网口的IP核心和TCP/UDP/IP的IP核实现行情数据的组片与错误重传功能。
4.根据权利要求1所述的基于FPGA的高速行情数据缓存方法，其特征在于，步骤S2包括以下步骤：
数据搬移模块根据数据大小进行计算并生成相应的写入命令，随同行情数据一同传入互联模块；
检测解码模块的空闲情况，生成一定数据量大小的读出命令，发送至互联模块，并将数据搬移到解码模块上。
5.根据权利要求1所述的基于FPGA的高速行情数据缓存方法，其特征在于，步骤S3包括以下步骤：
互联模块根据数据搬移模块的写入命令和数据将axi流式协议转换为一般的axi协议，并发送至MIG缓存模块；
互联模块根据数据搬移模块的读出命令和MIG缓存模块的数据分别进行协议转换，将读出的缓存数据发送至数据搬移模块。
6.根据权利要求1所述的基于FPGA的高速行情数据缓存方法，其特征在于，步骤S4包括以下步骤：
MIG缓存模块接收互联模块发送的写入命令，则在DDR/HBM中开辟缓存地址空间，将到来的axi一般协议数据存储到相应的地址空间中；
MIG缓存模块接收互联模块发送的读出命令，则将相应地址空间中的数据转化为axi的一般协议输出到互联模块。
7.根据权利要求1所述的基于FPGA的高速行情数据缓存方法，其特征在于，数据互联模块与MIG缓存模块在基于BLCOK下由RTL外围代码实现，按照一定时钟频率周期性地监测总线是否有数据，若有，就接受来自TCP/UDP/IP解析模块的数据。
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