CN115314644A - 一种基于fpga的视频数据处理系统 - Google Patents

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Abstract

本发明公开了一种基于FPGA的视频数据处理系统，包括FPGA芯片和分别与FPGA芯片连接的输入接口模块、缓存模块、输出模块；输入接口模块用于接收外界的视频图像数据，以使其存储于缓存模块；缓存模块用于在FPGA芯片的控制下，根据预设的写地址依次写入存储视频图像数据；输出模块用于根据目标截图信号，将从缓存模块读出的视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端。本发明提供的基于FPGA的视频数据处理系统，通过读取缓存模块中的视频帧数据即可实现对输入视频信号的截图功能，根据目标截图信号经过图像缩放叠加算法处理，最终输出到显示终端，从而实现对输入视频信号截图并叠层输出效果，使得视频无缝切换不黑屏、不撕裂且速度快。

Description

一种基于FPGA的视频数据处理系统
技术领域
本发明涉及视频信号处理技术领域，尤其是涉及一种基于FPGA的视频数据处理系统。
背景技术
现有的视频传输系统中，经常有多路视频源输入、多路视频输出的功能要求，即视频矩阵。而矩阵拼接就是利用矩阵而实现图像拼接的效果。矩阵拼接是在软件拼接的基础上通过软件嵌入技术，将拼接软件嵌入到矩阵的功能中，最终实现利用矩阵实现拼接效果的目的。
现如今，在视频拼接矩阵工作过程中，如何实现不黑屏、不撕裂(画面完整)和速度快的视频无缝切换，已成为本领域技术人员所要亟待解决的技术问题。
发明内容
本发明提供一种基于FPGA的视频数据处理系统，包括FPGA芯片、输入接口模块、缓存模块和输出模块，通过读取缓存模块中的视频帧数据即可实现对输入视频信号的截图功能，根据目标截图信号经过图像缩放叠加算法处理，最终输出到显示终端，从而实现对输入视频信号截图并叠层输出效果，使得视频无缝切换不黑屏、不撕裂(画面完整)且速度快。
为了解决上述技术问题，本发明实施例提供了一种基于FPGA的视频数据处理系统，包括FPGA芯片和分别与所述FPGA芯片连接的输入接口模块、缓存模块、输出模块；
所述输入接口模块用于接收外界的视频图像数据，以使其存储于所述缓存模块；
所述缓存模块用于在所述FPGA芯片的控制下，根据预设的写地址依次写入存储所述视频图像数据；
所述输出模块用于根据目标截图信号，将从所述缓存模块读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端。
作为其中一种优选方案，所述输入接口模块用于接收外界的视频图像数据，以使其存储于所述缓存模块，具体包括：
经由所述输入接口模块中的HDMI接口和DVI接口获取所述视频图像数据；
对所述视频图像数据进行解码，得到RGB数据，其中，所述RGB数据还包括HS数据、VS数据和DE数据；
在所述FPGA芯片的控制下，将解码后的数据存储于所述缓存模块。
作为其中一种优选方案，所述缓存模块用于在所述FPGA芯片的控制下，根据预设的写地址依次写入存储所述视频图像数据，具体包括：
将所述缓存模块的地址按帧分成若干不连续的地址段；
根据预设的写地址，分别将所述视频图像数据中的每一帧存储于对应的所述地址段中。
作为其中一种优选方案，所述若干不连续的地址段，包括：
用于存储第一帧的存储地址为1～10000的地址段、用于存储第二帧的存储地址为11000～21000的地址段和用于存储第三帧的存储地址为23000～33000的地址段。
作为其中一种优选方案，所述写地址的递增由所述DE数据控制，所述写地址的段跳跃由所述VS数据控制。
作为其中一种优选方案，所述所述输出模块用于根据目标截图信号，将从所述缓存模块读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端，具体包括：
根据与目标截图信号对应的读地址，将输出图像从存储于所述缓存模块中所述视频图像数据中读出；
通过图像缩放技术算法，设置输出图像水平位置、输出图像垂直位置、输出图像水平大小、输出图像垂直大小，以使目标截图显示于对应的显示终端。
作为其中一种优选方案，所述读地址的递增由所述DE数据控制，所述读地址的段跳跃由所述VS数据控制。
作为其中一种优选方案，所述输出模块支持多路SERDES信号处理，用于通过配置每一图层裁剪、缩放和位置参数，同步处理多路输入的视频图像数据，以实现多输入通道单输出通道的多图层显示。
作为其中一种优选方案，所述输出模块支持4路SERDES信号处理。
相比于现有技术，本发明实施例的有益效果在于以下所述中的至少一点：
本发明旨在提出一种基于FPGA的视频缓存帧数据读取及图层缩放叠加处理算法，在拼接视频矩阵输入图像信号经过专用接口芯片转换视频信号给到FPGA，FPGA把视频信号存储在缓存模块中，通过读取缓存模块中的视频帧数据即可实现对输入视频信号的截图功能；输入通道和输出通道能够相互切换，输出FPGA获取到的目标截图信号然后经过图像缩放叠加算法处理，最终输出到显示终端，从而实现对输入视频信号截图并叠层输出效果。
附图说明
图1是本发明其中一种实施例中的基于FPGA的视频数据处理系统的结构框图；
附图标记：
其中，1、FPGA芯片；2、输入接口模块；3、缓存模块；4、输出模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本申请描述中，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，需要说明的是，除非另有定义，本发明所使用的所有的技术和科学术语与属于本的技术领域的技术人员通常理解的含义相同。本发明中说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
本发明一实施例提供了一种基于FPGA的视频数据处理系统，具体的，请参见图1，图1示出为本发明其中一种实施例中的基于FPGA的视频数据处理系统的结构框图，其包括FPGA芯片1和分别与所述FPGA芯片1连接的输入接口模块2、缓存模块3、输出模块4；
所述输入接口模块2用于接收外界的视频图像数据，以使其存储于所述缓存模块3；所述缓存模块3用于在所述FPGA芯片1的控制下，根据预设的写地址依次写入存储所述视频图像数据；所述输出模块4用于根据目标截图信号，将从所述缓存模块3读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端。
应当说明的是，在视频拼接矩阵工作过程中，需要对一路或多路输入图像进行截图然后在一路输出通道中对截图画面缩放和位置自定义设置后输出到显示终端。本发明在实现方法上，主要有基于专用芯片实现以及基于FPGA实现。
本发明旨在提出一种基于FPGA的视频缓存帧数据读取及图层缩放叠加处理算法，硬件上主要由FPGA和缓存模块组成，缓存模块用于存储输入的视频数据,可以是容量足够大的双口RAM也可以是DDR存储器，FPGA用于处理视频数据，实现视频数据的识别、打包、存储以及读取输出功能。
进一步的，所述输入接口模块2用于接收外界的视频图像数据，以使其存储于所述缓存模块3，具体包括：
经由所述输入接口模块中的HDMI接口和DVI接口获取所述视频图像数据；
对所述视频图像数据进行解码，得到RGB数据，其中，所述RGB数据还包括HS数据、VS数据和DE数据；
在所述FPGA芯片1的控制下，将解码后的数据存储于所述缓存模块3。
视频图像数据经过HDMI、DVI等接口接入系统，然后通过专用解码芯片将不同格式的视频数据统一转换成RGB(红、绿、蓝)数据，随着RGB数据一起传输的还有三个视频同步数据，即HS(行同步)、VS(帧同步)、DE(数据有效标志)。
进一步的，所述缓存模块3用于在所述FPGA芯片1的控制下，根据预设的写地址依次写入存储所述视频图像数据，具体包括：
将所述缓存模块3的地址按帧分成若干不连续的地址段；
根据预设的写地址，分别将所述视频图像数据中的每一帧存储于对应的所述地址段中。
本发明实现视频数据截图的关键点在于缓存模块的地址划分，把缓存模块的地址按帧分成不连续的几个地址段，例如第一帧的存储地址为1～10000，第二帧的存储地址为11000～21000，第三帧的存储地址为23000～33000。通过在帧与帧之间留有1000个地址的间隔将不同的帧存储分开。每个帧缓冲区可以被分配四个参数：起始行地址、每帧行、每行列和每位像素。FPGA把接收到视频输入信号按帧地址存储在缓存模块中，如果需要显示某帧输入视频信号，从缓存模块读取视频帧数据给到输出端即可。
进一步的，所述所述输出模块4用于根据目标截图信号，将从所述缓存模块3读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端，具体包括：
根据与目标截图信号对应的读地址，将输出图像从存储于所述缓存模块3中所述视频图像数据中读出；
通过图像缩放技术算法，设置输出图像水平位置、输出图像垂直位置、输出图像水平大小、输出图像垂直大小，以使目标截图显示于对应的显示终端。
为便于理解，下面详细说明本发明的方法流程：
在FPGA上电后，首先进行写地址和读地址的初始化，即将写地址和读地址都置0。FPGA接收到视频数据时，在输入DE信号为高电平时写地址递增，同时缓存模块的写有效信号拉高，将视频数据写入缓存模块3。VS信号拉低表示一帧视频数据结束，写地址在输入VS信号的下降沿跳变到下一帧存储地址的首地址，以此循环。
输出模块4在输出DE信号为高时缓存模块读有效信号拉高，将数据从缓存模块3中读出，当一帧数据被完整读出后输出VS信号拉低。视频帧数据读取完成后，通过图像缩放技术算法设置输入信号水平裁剪位置、输入信号垂直裁剪位置、输出图像水平位置、输出图像垂直位置、输出图像水平大小、输出图像垂直大小等参数使输入视频信号帧画面(截图)按设置的参数显示出来。
优选地，输出模块4支持4路SERDES信号处理，所以可以同时处理4路输入视频数据，通过配置每图层裁剪、缩放和位置参数从而实现多路输入通道视频信号(图像)截图在一路输出通道多图层显示出来。
此外，FPGA是实现截图和输出多图层画面缩放算法的核心，根据写地址将视频数据写入缓存模块3，根据读地址将视频数据从缓存模块中读出，写地址和读地址的递增由DE(数据有效标志)控制，写地址和读地址的段跳跃(即由第一帧的存储地址跳跃到第二帧的存储地址)由VS(帧同步标志)控制。
本发明提供的基于FPGA的视频数据处理系统，有益效果在于以下所述中的至少一点：
本发明旨在提出一种基于FPGA的视频缓存帧数据读取及图层缩放叠加处理算法，在拼接视频矩阵输入图像信号经过专用接口芯片转换视频信号给到FPGA，FPGA把视频信号存储在缓存模块中，通过读取缓存模块中的视频帧数据即可实现对输入视频信号的截图功能；输入通道和输出通道能够相互切换，输出FPGA获取到的目标截图信号然后经过图像缩放叠加算法处理，最终输出到显示终端，从而实现对输入视频信号截图并叠层输出效果。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种基于FPGA的视频数据处理系统，其特征在于，包括FPGA芯片和分别与所述FPGA芯片连接的输入接口模块、缓存模块、输出模块；
所述输入接口模块用于接收外界的视频图像数据，以使其存储于所述缓存模块；
所述缓存模块用于在所述FPGA芯片的控制下，根据预设的写地址依次写入存储所述视频图像数据；
所述输出模块用于根据目标截图信号，将从所述缓存模块读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端。
2.如权利要求1所述的基于FPGA的视频数据处理系统，其特征在于，所述输入接口模块用于接收外界的视频图像数据，以使其存储于所述缓存模块，具体包括：
经由所述输入接口模块中的HDMI接口和DVI接口获取所述视频图像数据；
对所述视频图像数据进行解码，得到RGB数据，其中，所述RGB数据还包括HS数据、VS数据和DE数据；
在所述FPGA芯片的控制下，将解码后的数据存储于所述缓存模块。
3.如权利要求1所述的基于FPGA的视频数据处理系统，其特征在于，所述缓存模块用于在所述FPGA芯片的控制下，根据预设的写地址依次写入存储所述视频图像数据，具体包括：
将所述缓存模块的地址按帧分成若干不连续的地址段；
根据预设的写地址，分别将所述视频图像数据中的每一帧存储于对应的所述地址段中。
4.如权利要求3所述的基于FPGA的视频数据处理系统，其特征在于，所述若干不连续的地址段，包括：
用于存储第一帧的存储地址为1～10000的地址段、用于存储第二帧的存储地址为11000～21000的地址段和用于存储第三帧的存储地址为23000～33000的地址段。
5.如权利要求2所述的基于FPGA的视频数据处理系统，其特征在于，所述写地址的递增由所述DE数据控制，所述写地址的段跳跃由所述VS数据控制。
6.如权利要求2所述的基于FPGA的视频数据处理系统，其特征在于，所述所述输出模块用于根据目标截图信号，将从所述缓存模块读出的所述视频图像数据进行图像缩放叠加算法处理，以使其显示于对应的显示终端，具体包括：
根据与目标截图信号对应的读地址，将输出图像从存储于所述缓存模块中所述视频图像数据中读出；
通过图像缩放技术算法，设置输出图像水平位置、输出图像垂直位置、输出图像水平大小、输出图像垂直大小，以使目标截图显示于对应的显示终端。
7.如权利要求6所述的基于FPGA的视频数据处理系统，其特征在于，所述读地址的递增由所述DE数据控制，所述读地址的段跳跃由所述VS数据控制。
8.如权利要求1所述的基于FPGA的视频数据处理系统，其特征在于，所述输出模块支持多路SERDES信号处理，用于通过配置每一图层裁剪、缩放和位置参数，同步处理多路输入的视频图像数据，以实现多输入通道单输出通道的多图层显示。
9.如权利要求8所述的基于FPGA的视频数据处理系统，其特征在于，所述输出模块支持4路SERDES信号处理。
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