CN115309692A - 一种基于单节点的多路服务器装置 - Google Patents
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Abstract
本发明提出了一种基于单节点的多路服务器装置，所述互联板分别与多个节点中的QSFP板的FIT信号接口通信连接；主板内部的多个CPU的FIT信号接口分别与QSFP板的FIT信号接口通信连接，主板内部的第一CPLD通过CPLD板中的第二CPLD与其他节点内部的第一CPLD通信连接，用于所有主板内部的CPU的计时器同步启动；多个节点中主板内部的最后一个CPU的第二CTM信号接口与下一个节点中主板内部的第一个CPU的第一CTM信号接口依次通信连接，用于实现多路CPU互连通信，有效解决由于现有技术因为主板中CPU数量的原因造成无法实现8路以上服务器的问题，可以适用于多种对性能要求比较高的应用场景。
Description
技术领域
本发明涉及节点服务器领域，尤其是涉及一种基于单节点的多路服务器装置。
背景技术
近些年来，对于服务器的需求越来越大。对服务器的功能要求也越来越高，在CPU性能不变的情况下，多路服务器是一种行之有效的提高服务器性能的方法，因此在传统两路服务器的基础上出现了4路、8路甚至更多路数的服务器。
飞腾是国内领先的国产CPU厂商，其主力CPU：S2500也是信创行业最常用的ARM架构CPU，但是多应用于2路和4路服务器，个别厂商做到了8路，但更高路数的服务器未能实现。
目前常用的S2500多路服务器是将多个CPU放在一个主板中，虽然可以公用一个主板，但是受主板大小限制，不能再放置更多的 CPU，最多只能在实现最多8路服务器的开发，不能实现更多路服务器，不利于增强了服务器的系统性能，无法适用于多种对性能要求比较高的应用场景。
发明内容
本发明为了解决现有技术中存在的问题，创新提出了一种基于单节点的多路服务器装置，有效解决由于现有技术造成无法实现8路以上服务器的问题，有效地增强了服务器的系统性能，可以适用于多种对性能要求比较高的应用场景。
本发明第一方面提供了一种基于单节点的多路服务器装置，包括：互联板以及多个节点，每个节点均包括主板、QSFP板和CPLD板，所述互联板分别与多个节点中的QSFP板的FIT信号接口通信连接，用于通过多处理器间的直接互连，实现多路CPU计算能力的聚合；所述主板包括CPU、第一CPLD，所述CPLD板包括第二CPLD，主板内部的多个CPU的FIT信号接口分别与QSFP板的FIT信号接口通信连接，主板内部的第一CPLD通过CPLD板中的第二CPLD与其他节点内部的第一CPLD通信连接，用于所有主板内部的CPU的计时器同步启动；多个节点中主板内部的最后一个CPU的第二CTM 信号接口与下一个节点中主板内部的第一个CPU的第一CTM信号接口依次通信连接，用于实现多路CPU互连通信。
可选地，QSFP板包括第一QSFP光鼠笼以及第二QSFP光鼠笼，所述第一QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的部分CPU的FIT信号接口通信连接；所述第二 QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的剩余CPU的FIT信号接口通信连接。
进一步地，QSFP板还包括第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块，所述第一FIT信号连接状态指示灯模块设置于第一QSFP光鼠笼内部，所述第二FIT信号连接状态指示灯模块设置于第二QSFP光鼠笼内部，所述第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块均分别与QSFP 板所在节点中的主板通信连接。
进一步地，每个节点中的主板均包括基板管理控制器，所述基板管理控制器的状态读取端分别与主板内部的所有CPU通信连接，所述基板管理控制器的状态输出端分别与第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块通信连接。
可选地，节点包括一个主节点以及多个从节点，从节点中主板内部的第一CPLD判断本节点中主板内部的所有CPU已做好准备后，通过从节点的CPLD板中的第二CPLD发送节点准备完成信号到主节点的CPLD板中的第二CPLD，主节点的CPLD板中的第二CPLD收到本节点和所有从节点的节点准备完成信号后，分别发送节点启动信号到主节点以及各从节点的主板内部的第一CPLD，主节点以及各从节点中的第一CPLD再分别对应发送启动命令，以保证所有CPU的计时器同步启动。
可选地，第一个节点中主板内部的第一个CPU的第一CTM信号接口接地，最后一个节点中主板内部的最后一个CPU的第二CTM信号接口接地。
可选地，节点包括一个主节点以及多个从节点，主节点中CPLD 板还包括晶振、时钟芯片，所述晶振用于提供时钟信号，所述时钟芯片的时钟输入端与晶振的时钟输出端通信连接，主节点的CPLD板中时钟芯片的时钟输出端一路输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中，由从节点的CPLD板将接收的时钟信号发送至本节点中的主板内部的CPU。
进一步地，主节点的CPLD板中以及从节点中CPLD板均还包括切换芯片，主节点的CPLD板中时钟芯片的时钟输出端一路通过主节点的CPLD板中的切换芯片输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中的切换芯片，由从节点的CPLD 板中的切换芯片将接收的时钟信号发送至本节点中的主板内部的 CPU；从节点中CPLD板中的切换芯片的第一输入端与主节点中 CPLD板中时钟芯片的时钟输出端通信连接，从节点中CPLD板中的切换芯片的输出端与切换芯片所在从节点中主板CPU的时钟输入端通信连接。
进一步地，主节点的CPLD板中时钟芯片输出的时钟信号均为同源时钟信号。
可选地，每个从节点中CPLD板还包括晶振以及时钟芯片，晶振用于提供时钟信号，时钟芯片的时钟输入端与晶振的时钟输出端通信连接，在主节点故障或异常时，任意一个从节点取代故障或异常的主节点，成为新的主节点，用于实现不同节点中所有CPU的时钟源同源。
本发明采用的技术方案包括以下技术效果：
1、本发明技术方案中，互联板分别与多个节点中的QSFP板的 FIT信号接口通信连接，用于通过多处理器间的直接互连，实现多路 CPU计算能力的聚合；主板内部的多个CPU的FIT信号接口分别与 QSFP板的FIT信号接口通信连接，主板内部的第一CPLD通过CPLD 板与其他节点内部的第一CPLD通信连接，用于所有主板内部的CPU 的计时器同步启动；多个节点中主板内部的最后一个CPU的第二 CTM信号接口与下一个节点中主板内部的第一个CPU的第一CTM 信号接口依次通信连接，用于实现多路CPU互连通信，有效解决由于现有技术因为主板中CPU数量的原因造成无法实现8路以上服务器的问题，有效地增强了服务器的系统性能，可以适用于多种对性能要求比较高的应用场景。
2、本发明技术方案中QSFP板还包括第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块，可以直观的确定所在主板中FIT信号连接状态。
3、本发明技术方案中主节点的CPLD板收到本节点和所有从节点的节点准备完成信号后，分别发送节点启动信号到主节点以及各从节点的主板内部的第一CPLD，主节点以及各从节点中的主板第一 CPLD再分别对应发送启动命令，保证了所有CPU的计时器同步启动。
4、本发明技术方案中主节点中CPLD板还包括晶振以及时钟芯片，主节点的CPLD板中时钟芯片的时钟输出端一路输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中，由从节点的CPLD板将接收的时钟信号发送至本节点中的主板内部的 CPU，保证了所有节点中CPU的时钟信号的同步。
应当理解的是以上的一般描述以及后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
为了更清楚说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见的，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明方案中实施例一装置中单个节点的结构示意图；
图2为本发明方案中实施例一装置中四个节点与互联板通信的结构示意图；
图3为本发明方案中实施例一装置中CPU启动时序示意图；
图4为本发明方案中实施例一装置中四个节点中CPLD板之间 CTM信号互联的结构示意图；
图5为本发明方案中实施例一装置中四个节点中主板内部的 CPU之间CTM信号互联的结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例一
如图1-图2所示，为了更清楚的描述本发明实施例，以16路服务器为例进行说明，但不限于16路服务器。本发明提供了一种基于单节点的多路服务器装置，包括：互联板(NCboard)以及四个节点 (NODE0-NODE3)，每个节点均包括主板(MB)、QSFP板(两个 QSFP_Riser，即QSFP光鼠笼)和CPLD板(CPLD_Riser卡)，互联板分别与多个节点中的QSFP板的FIT信号接口通信连接，用于通过多处理器间的直接互连，实现多路CPU计算能力的聚合；所述主板包括CPU、第一CPLD，所述CPLD板包括第二CPLD，主板内部的多个CPU的FIT信号接口分别与QSFP板的FIT信号接口通信连接，主板内部的第一CPLD通过CPLD板中的第二CPLD与其他节点内部的第一CPLD通信连接，用于所有主板内部的CPU的计时器同步启动(TIMER_FORCE-START)；多个节点中主板内部的最后一个 CPU的第二CTM信号接口(PANEL6)与下一个节点中主板内部的第一个CPU的第一CTM信号接口(PANEL4)依次通信连接，用于实现多路CPU互连通信。
其中，多路服务器设计的核心是多CPU之间的互联。飞腾S2500 互联主要难点为以下信号的处理：FIT信号、同步信号、CTM信号以及时钟信号。
其中，FIT信号为Fast Interconnect Transport，即快速互连传输接口，一种飞腾自定义的处理器芯片间直连接口，每个通路包含4个 Lane(通道)，单Lane速率为25Gbps；同步信号是为了保证多个CPU 的计时器能够同时启动的信号；CTM信号为多路CPU互连通信信号，目的是唤醒从核；时钟信号即为CPU正常工作需要的时钟信号。
整个系统分为两部分，第一部分为4个节点其中包括主板、QSFP 板和CPLD板。主板的节点工作的中心，包括了CPU、内存、扩展卡槽等资源。QSFP板负责将FIT信号引出，CPLD板负责CTM信号、同步信号和时钟信号的处理。第二部分为互联板其功能是接入16个 CPU的FIT信号，实现多处理器间的协议报文处理和高速交换，支持全系统资源共享访问，维护缓存一致性，实现紧耦合共享存储器多处理器系统结构，通过处理器间的高速互连，实现多路CPU计算能力的聚合。
FIT信号
具体地，FIT信号的作用是CPU的直接互联信号，正常双路和四路主板是在板内CPU之间直接互联的。但是在16路装置中无法完成CPU之间的直接互联，必须将FIT接到专用互联板，用互联板完成多个CPU之间的数据处理。
具体实现方案如下：在每个节点主板上将CPU的FIT信号引出并接到QSFP板，每个QSFP板中包括了2个QSFP光鼠笼(第一QSFP 光鼠笼以及第二QSFP光鼠笼，光鼠笼即光模块鼠笼)，然后通过QSFP 光鼠笼中的光模块和光纤将FIT信号传输到互联板中进行处理。
QSFP板包括第一QSFP光鼠笼(QSFP_Riser卡，即QSFP0，用于连接如图1所示主板内部的CPU0、CPU1)以及第二QSFP光鼠笼 (QSFP_Riser卡，即QSFP1，用于连接如图1所示主板内部的CPU2、 CPU3，可以灵活调整)，第一QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的部分CPU(如图1所示主板内部的CPU0、CPU1)的FIT信号接口通信连接；第二QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的剩余CPU(如图1所示主板内部的CPU2、CPU3)的FIT信号接口通信连接。
具体地，QSFP板还包括第一FIT信号连接状态指示灯模块(如图1所示的LED0/1)以及第二FIT信号连接状态指示灯模块(如图 1所示的LED2/3)，第一FIT信号连接状态指示灯模块设置于第一 QSFP光鼠笼内部(QSFP0)，第二FIT信号连接状态指示灯设置于第二QSFP光鼠笼内部(QSFP1)，第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块均分别与QSFP板所在节点中的主板通信连接。
每个节点中的主板均包括基板管理控制器(BMC)，基板管理控制器的状态读取端分别与主板内部的所有CPU通信连接，读取CPU 相应寄存器，确定每个CPU中FIT信号的Link状态，基板管理控制器的状态输出端分别与第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块通信连接，用于驱动对应第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块中的FIT 信号连接状态指示灯信号，对应地，第一FIT信号连接状态指示灯模块，用于指示主板中CPU0、CPU1的FIT信号连接状态，第二FIT 信号连接状态指示灯模块，用于指示主板中CPU02、CPU3的FIT信号连接状态。
同步信号
如图3-图4所示，为了保证16个CPU的计时器可以同时启动计时，则需要同时发送启动信号给到所有CPU，具体实现方案是4个节点主板第一CPLD判断本节点的CPU已做好准备后发送 Node_Ready信号到Node0(主节点)的CPLD板中的第二CPLD， Node0的CPLD板中的第二CPLD收到本节点和另外3个节点(Node1、 Node2、Node3)的Node_Ready信号后发送Node_Start信号到各节点的主板第一CPLD。主板第一CPLD再发送启动命令，保证16个CPU的计时器可以同时启动。时序如图3所示：
节点包括一个主节点(Node0)以及多个从节点(Node1、Node2、 Node3)，从节点中主板内部的第一CPLD判断本节点中主板内部的所有CPU已做好准备后，通过从节点的CPLD板中的第二CPLD发送节点准备完成信号Node_Ready到主节点的CPLD板中的第二 CPLD，主节点的CPLD板中的第二CPLD收到本节点和所有从节点的节点准备完成信号后，分别发送节点启动信号到主节点以及各从节点的主板内部的第一CPLD，主节点以及各从节点中的主板第一 CPLD再分别对应发送启动命令Node_Start，以保证所有CPU的计时器同步启动。不同节点中的CPLD板之间的相互通信通过位于CPLD 板上的连接器(connector)实现。
CTM信号
多个节点中主板内部的最后一个CPU的第二CTM信号接口与下一个节点中主板内部的第一个CPU的第一CTM信号接口依次通信连接，用于实现多路CPU互连通信。第一个节点中主板内部的第一个 CPU的第一CTM信号接口接地，最后一个节点中主板内部的最后一个CPU的第二CTM信号接口接地。
具体地，S2500每个CPU共有两组CTM信号，分别为PANEL4 (第一CTM信号接口)和PANLE6(第二CTM信号接口)，飞腾要求多CPU互联时，前一个CPU的PANEL6接到下一个CPU的PANEL4，第一个CPU的PANEL4和最后一个CPU的PANEL6需要接地。每个节点包括了4个CPU即CPU0-CPU3。在主板中CPU0的 PANEL4和CPU3的PANEL6是需要接地的，但是作为16个CPU互联的系统。
如图5所示，每个节点中主板内部第一个CPU(CPU0)的第一 CTM信号接口PANEL4需要和前一个节点中主板内部的最后一个 CPU(CPU3)的第二CTM信号接口的PANEL6连接(通过节点中 CPLD板连接)。第一个节点(Node0)中主板内部第一个CPU(CPU0) 的PANEL4和最后一个节点(Node3)中主板内部最后一个(CPU3) 的PANEL6需要接地。
将每个节点中主板内部的第一个CPU(CPU0)的第一CTM信号接口PANEL4和最后一个CPU(CPU3)的第二CTM信号接口 PANEL6分别引到双排插针和CPLD板上的连接器。需要互联的就用线缆互联，需要接地就用短路块接地，以满足不同节点的需求。
时钟信号
节点包括一个主节点(Node0)以及多个从节点(Node1、Node2、 Node3)，主节点(Node0)中CPLD板还包括晶振(Crystal)以及时钟芯片(ClockBuffer芯片)，晶振用于提供时钟信号，时钟芯片的时钟输入端与晶振的时钟输出端通信连接，主节点的CPLD板中时钟芯片的时钟输出端一路输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中，由从节点的CPLD板将接收的时钟信号发送至本节点中的主板内部的CPU。
主节点的CPLD板中以及从节点中CPLD板均还包括切换芯片，主节点的CPLD板中时钟芯片的时钟输出端一路通过主节点的CPLD 板中的切换芯片输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中的切换芯片，由从节点的CPLD板中的切换芯片将接收的时钟信号发送至本节点中的主板内部的CPU；从节点中CPLD板中的切换芯片的第一输入端与主节点中CPLD板中时钟芯片的时钟输出端通信连接，从节点中CPLD板中的切换芯片的输出端与切换芯片所在从节点中主板CPU的时钟输入端通信连接。
为了保证16个CPU的时钟源同源，在Node0的CPLD板中的 ClockBuffer芯片可以输出4路同源的50M时钟信号。然后通过CPLD 板上的连接器将Node0的时钟信号发送到Node0主板，通过CPLD 板上的连接器发送到其它节点的CPLD板上的切换芯片，由从节点的 CPLD板上的切换芯片发送时钟信号至对应从节点中主板内部的 CPU。不同节点中的CPLD板之间的相互通信通过位于CPLD板上的连接器(connector)实现。
优选地，从节点(Node1、Node2、Node3)中CPLD板也可以均包括晶振(Crystal)以及时钟芯片(ClockBuffer芯片)，晶振用于提供时钟信号，时钟芯片的时钟输入端与晶振的时钟输出端通信连接。在主节点(Node1)故障或异常时，每个从节点均可以取代故障或异常的主节点，成为新的主节点(在从节点取代主节点成为新的主节点后，由新的主节点中的CPLD板负责其他从节点的CTM信号、同步信号和时钟信号的处理)，从而保证了多路服务器中不同节点之间的通信，以实现不同节点中所有CPU的时钟源同源，提高了多路服务器中不同节点通信以及时钟等信号同步的可靠性。
进一步地，主节点中CPLD板中切换芯片的第一输入端通过位于 CPLD板中的连接器与其他从节点中CPLD板中的时钟芯片的时钟输出端通信连接(在主节点正常时不导通)，主节点中CPLD板中切换芯片的第二输入端与主节点中CPLD板中的时钟芯片的时钟输出端通信连接，主节点中CPLD板中切换芯片的输出端与主节点中主板中的CPU的时钟输入端通信连接(在主节点正常时导通)，主节点中 CPLD板中切换芯片的切换控制端与主节点中CPLD板中的第二 CPLD的控制输出端通信连接。
从节点中CPLD板中切换芯片的第一输入端通过位于CPLD板中的连接器与主节点中CPLD板中的时钟芯片的时钟输出端通信连接 (在主节点正常时导通)，从节点中CPLD板中切换芯片的第二输入端与主节点中CPLD板中的时钟芯片的时钟输出端通信连接(在主节点正常时不导通)，从节点中CPLD板中切换芯片的输出端与从节点中主板中的CPU的时钟输入端通信连接，从节点中CPLD板中切换芯片的切换控制端与从节点中CPLD板中的第二CPLD的控制输出端通信连接。
本发明技术方案中，互联板分别与多个节点中的QSFP板的FIT 信号接口通信连接，用于通过多处理器间的直接互连，实现多路CPU 计算能力的聚合；主板内部的多个CPU的FIT信号接口分别与QSFP 板的FIT信号接口通信连接，主板内部的CPLD通过CPLD板与其他节点内部的CPLD通信连接，用于所有主板内部的CPU的计时器同步启动；多个节点中主板内部的最后一个CPU的第二CTM信号接口与下一个节点中主板内部的第一个CPU的第一CTM信号接口依次通信连接，用于实现多路CPU互连通信，有效解决由于现有技术因为主板中CPU数量的原因造成无法实现8路以上服务器的问题，有效地增强了服务器的系统性能，可以适用于多种对性能要求比较高的应用场景。
本发明技术方案中QSFP板还包括第一FIT信号连接状态指示灯以及第二FIT信号连接状态指示灯，可以直观的确定所在主板中FIT 信号连接状态。
本发明技术方案中主节点的CPLD板收到本节点和所有从节点的节点准备完成信号后，分别发送节点启动信号到主节点以及各从节点的主板内部的CPLD，主节点以及各从节点中的主板CPLD再分别对应发送启动命令，保证了所有CPU的计时器同步启动。
本发明技术方案中主节点中CPLD板还包括晶振以及时钟芯片，主节点的CPLD板中时钟芯片的时钟输出端一路输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中，由从节点的CPLD板将接收的时钟信号发送至本节点中的主板内部的CPU，保证了所有节点中CPU的时钟信号的同步。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。
Claims (10)
1.一种基于单节点的多路服务器装置，其特征是，包括：互联板以及多个节点，每个节点均包括主板、QSFP板和CPLD板，所述互联板分别与多个节点中的QSFP板的FIT信号接口通信连接，用于通过多处理器间的直接互连，实现多路CPU计算能力的聚合；所述主板包括CPU、第一CPLD，所述CPLD板包括第二CPLD，主板内部的多个CPU的FIT信号接口分别与QSFP板的FIT信号接口通信连接，主板内部的第一CPLD通过CPLD板中的第二CPLD与其他节点内部的第一CPLD通信连接，用于所有主板内部的CPU的计时器同步启动；多个节点中主板内部的最后一个CPU的第二CTM信号接口与下一个节点中主板内部的第一个CPU的第一CTM信号接口依次通信连接，用于实现多路CPU互连通信。
2.根据权利要求1所述的基于单节点的多路服务器装置，其特征是，QSFP板包括第一QSFP光鼠笼以及第二QSFP光鼠笼，所述第一QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的部分CPU的FIT信号接口通信连接；所述第二QSFP光鼠笼一端与互联板通信连接，另一端与QSFP板所在节点中的主板中的剩余CPU的FIT信号接口通信连接。
3.根据权利要求2所述的基于单节点的多路服务器装置，其特征是，QSFP板还包括第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块，所述第一FIT信号连接状态指示灯模块设置于第一QSFP光鼠笼内部，所述第二FIT信号连接状态指示灯模块设置于第二QSFP光鼠笼内部，所述第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块均分别与QSFP板所在节点中的主板通信连接。
4.根据权利要求3所述的基于单节点的多路服务器装置，其特征是，每个节点中的主板均包括基板管理控制器，所述基板管理控制器的状态读取端分别与主板内部的所有CPU通信连接，所述基板管理控制器的状态输出端分别与第一FIT信号连接状态指示灯模块以及第二FIT信号连接状态指示灯模块通信连接。
5.根据权利要求1所述的基于单节点的多路服务器装置，其特征是，节点包括一个主节点以及多个从节点，从节点中主板内部的第一CPLD判断本节点中主板内部的所有CPU已做好准备后，通过从节点的CPLD板中的第二CPLD发送节点准备完成信号到主节点的CPLD板中的第二CPLD，主节点的CPLD板中的第二CPLD收到本节点和所有从节点的节点准备完成信号后，分别发送节点启动信号到主节点以及各从节点的主板内部的第一CPLD，主节点以及各从节点中的第一CPLD再分别对应发送启动命令，以保证所有CPU的计时器同步启动。
6.根据权利要求1所述的基于单节点的多路服务器装置，其特征是，第一个节点中主板内部的第一个CPU的第一CTM信号接口接地，最后一个节点中主板内部的最后一个CPU的第二CTM信号接口接地。
7.根据权利要求1所述的基于单节点的多路服务器装置，其特征是，节点包括一个主节点以及多个从节点，主节点中CPLD板还包括晶振、时钟芯片，所述晶振用于提供时钟信号，所述时钟芯片的时钟输入端与晶振的时钟输出端通信连接，主节点的CPLD板中时钟芯片的时钟输出端一路输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中，由从节点的CPLD板将接收的时钟信号发送至本节点中的主板内部的CPU。
8.根据权利要求7所述的基于单节点的多路服务器装置，其特征是，主节点的CPLD板中以及从节点中CPLD板均还包括切换芯片，主节点的CPLD板中时钟芯片的时钟输出端一路通过主节点的CPLD板中的切换芯片输出至主节点中的主板内部的CPU，另一路输出至其它从节点的CPLD板中的切换芯片，由从节点的CPLD板中的切换芯片将接收的时钟信号发送至本节点中的主板内部的CPU；从节点中CPLD板中的切换芯片的第一输入端与主节点中CPLD板中时钟芯片的时钟输出端通信连接，从节点中CPLD板中的切换芯片的输出端与切换芯片所在从节点中主板CPU的时钟输入端通信连接。
9.根据权利要求8所述的基于单节点的多路服务器装置，其特征是，主节点的CPLD板中时钟芯片输出的时钟信号均为同源时钟信号。
10.根据权利要求8所述的基于单节点的多路服务器装置，其特征是，每个从节点中CPLD板还包括晶振以及时钟芯片，晶振用于提供时钟信号，时钟芯片的时钟输入端与晶振的时钟输出端通信连接，在主节点故障或异常时，任意一个从节点取代故障或异常的主节点，成为新的主节点，用于实现不同节点中所有CPU的时钟源同源。
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| CN202210999946.8A CN115309692A (zh) | 2022-08-19 | 2022-08-19 | 一种基于单节点的多路服务器装置 |
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| CN202210999946.8A CN115309692A (zh) | 2022-08-19 | 2022-08-19 | 一种基于单节点的多路服务器装置 |
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2022
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