CN115274643A - 封装体及其封装方法 - Google Patents

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CN115274643A CN202210125633.XA CN202210125633A CN115274643A CN 115274643 A CN115274643 A CN 115274643A CN 202210125633 A CN202210125633 A CN 202210125633A CN 115274643 A CN115274643 A CN 115274643A
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Abstract

本申请公开了一种封装体及其封装方法，该封装体包括：基板，基板一面覆盖有图形化的第一导电层，其中，第一导电层上设置有至少一对第一晶体管以及第二晶体管；第一绝缘层，覆盖在第一晶体管、第二晶体管及第一导电层上，第一绝缘层远离第一导电层的一面覆盖有图形化的第二导电层；第二绝缘层，覆盖在第二导电层上，第二绝缘层远离第二导电层的一面覆盖有图形化的第三导电层，其中，第三导电层上连接有控制芯片。本申请的电源模块封装体有多条电流输出通路，通过将大数目元器件中尺寸较大的晶体管设置在多层板之间，缩小了封装体积，同时与晶体管连接的金属层帮助晶体管吸热，改善了多输出电源模块的散热问题。

Description

封装体及其封装方法
技术领域
本申请涉及器件封装的技术领域，特别是涉及一种封装体及其封装方法。
背景技术
近年随着Mosfet(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管)、IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)功率模块几乎被应用于所有的功率工业产品中，相应的功率器件也朝着高性能、快速度、小体积及多芯片连接封装的方向稳步发展。
小型化的发展，使得功率半导体封装工艺需要向更加优异的PLFO(Pane levelFan out，片状等级散出封装技术)工艺封装方式的方向发展，且在具有多路输出电压的产品中，封装体具有更多的元器件，如何对大量元器件的封装，使其尽可能的小型化成为亟需改善的问题。
发明内容
本申请主要解决的技术问题是提供一种封装体及其封装方法，以实现封装体的三维封装，实现多器件封装尽可能小型化以及更好的散热。
为解决上述技术问题，本申请采用的第一个技术方案是提供一种封装体，包括：基板，基板一面覆盖有图形化的第一导电层，其中，第一导电层上设置有至少一对第一晶体管以及第二晶体管；第一绝缘层，覆盖在第一晶体管、第二晶体管及第一导电层上，第一绝缘层远离第一导电层的一面覆盖有图形化的第二导电层；第二绝缘层，覆盖在第二导电层上，第二绝缘层远离第二导电层的一面覆盖有图形化的第三导电层，其中，第三导电层上连接有控制芯片；其中，第三导电层与对应位置的第二导电层电连接，第二导电层与对应位置的第一晶体管或第二晶体管电连接，以将控制芯片与第一晶体管以及第二晶体管电连接。
其中，第一绝缘层上设置有多个第一金属过孔，第二导电层通过第一金属过孔与对应位置的第一晶体管或第二晶体管电连接；第二绝缘层上设置有多个第二金属过孔，第三导电层通过第二金属过孔与对应位置的第二导电层电连接，以将控制芯片与第一晶体管以及第二晶体管电连接。
其中，还包括：图形化的第四导电层，第四导电层覆盖基板覆盖有第一导电层的另一面，且与第一导电层电连接；其中，第四导电层上设置有锡球。
其中，基板上设置有第三金属过孔，第一导电层通过第三金属过孔与对应位置的第四导电层电连接。
其中，封装体上设置有第四金属过孔，第三导电层通过第四金属过孔与对应位置的第四导电层电连接。
其中，第三导电层上设置有若干焊盘。
其中，第三导电层上通过焊盘电连接有若干电感，电感与第一晶体管及第二晶体管对应设置，且电感与对应位置的第一晶体管及第二晶体管电连接。
其中，第三导电层上通过焊盘还电连接有若干第一阻容器件、若干第二阻容器件；第一阻容器件的第一端与第一晶体管的第一端电连接，第一阻容器件的第二端接地，第一晶体管的第二端电连接控制芯片，第一晶体管的第三端与电感的第一端电连接，电感的第二端与第二阻容器件的第一端电连接。
其中，还包括：塑封体，塑封体封盖第三导电层上的元器件并填充满元器件与第三导电层之间的空隙。
为解决上述技术问题，本申请采用的第二个技术方案是提供一种封装体的封装方法，包括：获取一面设置有第一导电层的基板，并在第一导电层上进行图形化处理，在图形化处理的第一导电层上设置至少一对第一晶体管以及第二晶体管；在设置有第一晶体管与第二晶体管的第一导电层上制作第一绝缘层，且第一绝缘层覆盖第一晶体管、第二晶体管及第一导电层，在第一绝缘层远离第一导电层的一面压合第二导电层，并对第二导电层进行图形化处理；在图形化处理的第二导电层上制作第二绝缘层，在第二绝缘层远离第二导电层的一面压合第三导电层，并对第三导电层进行图形化处理，其中，在第三导电层上设置控制芯片；其中，第三导电层与对应位置的第二导电层电连接，第二导电层与对应位置的第一晶体管或第二晶体管电连接，以将控制芯片与第一晶体管以及第二晶体管电连接。
本申请的有益效果是：区别于现有技术的情况，本申请提供一种封装体及其封装方法，该封装体封装有多个晶体管，具有不止一条电流通路。通过将元器件中尺寸较大的多个晶体管埋设在在封装体多层板材之间，实现多路输出电流电源模块的体积小型化，还通过金属导电层为连接其上面的晶体管吸热，利用金属导电层为晶体管导热散热，使多输出电路电源模块不仅实现体积小型化还让其散热效果得到改善。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请封装体一实施例的结构示意图；
图2是图1中封装体部分结构俯视图；
图3是图1实施例中封装体一实施方式的电路结构示意图；
图4是本申请封装体的封装方法一实施方式的流程示意图。
附图标号：100、封装体；111、第一导电层；112、第二导电层；113、第三导电层；114、第四导电层；120、基板；131、第一绝缘层；132、第二绝缘层；141、第一金属过孔；142、第二金属过孔；143、第三金属过孔；144、第四金属过孔；151/M1、第一晶体管；152/M2、第二晶体管；161/S、控制芯片；171/L、电感；181/C1、第一阻容器件；1831、电阻；1832、电容；182/C2、第二阻容器件；191、锡球；192、塑封体。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应当理解，本文中使用的术语“包括”、“包含”或者其他任何变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
电源模块产品每一路输出电路都具有多个晶体管、电感及其他各种元器件，当电源模块为实现多路输出电路时，便需要在产品内封装更多数量的晶体管、电感及其他元器件。元器件的增多使封装体的体积变大，同时带来了散热问题，如何使电源模块产品在具有多路输出电压的同时尽可能追求产品的小型化及高效散热，成为亟需解决的问题。
基于上述问题，本发明提出了一种封装体及其封装方法，将元器件中尺寸较大的晶体管埋设在封装体的板材内，利用大面积的金属层为其散热，有效改善了上述问题。
下面结合附图和实施例对本申请提供的一种封装体及封装方法进行详细描述。
请参阅图1与图2，图1是本申请封装体一实施例的结构示意图。图2是图1中封装体部分结构的俯视图。
在本实施例中，封装体100包括基板120、第一导电层111、第一绝缘层131、第二导电层112、第二绝缘层132及第三导电层113。
其中，基板120一面覆盖有图形化的第一导电层111，第一导电层111上设置有两对第一晶体管151以及两对第二晶体管152。具体地，第一导电层111材质可以选用为铜、铝、金、银等材质及其合金或金属填充有机物中的一种，在本实施例中第一导电层111为铜箔，基板120为覆铜箔板，本实施例中通过化学沉铜再电镀的方式实现在基板120一面覆盖第一导电层111，在其他实施例中也可以采用化学沉铜化学镀铜等其他的覆铜层方式。在基板120一面覆第一导电层111后，需对第一导电层111进行图形化处理，可以通过化学蚀刻或其他例如离子蚀刻的方式完成，对第一导电层111图形化处理可以为第一晶体管151及第二晶体管152在第一导电层111上提供对应不同的图案化电流路径以实现电源模块所需要的逻辑电路。
如图2所示，在本实施例封装体100中，共设置有2对第一晶体管151及第二晶体管152。在其他实施例中，可以适应性设置3对及更多对第一晶体管152与第二晶体管152，实现更多条电流通路，在此不做限定。
通过上述结构，本实施例的电源模块封装体100具有两条输出电路。将多个第一晶体管151与第二晶体管152连接在第一导电层111上，大面积铜材质的第一导电层111在实现多个第一晶体管151与第二晶体管152图案化逻辑电路连接的同时，还具有优秀的导热能力，能即时吸收第一晶体管151与第二产生的热量，有效增强了多输出电路多元器件电源模块封装体100的散热能力。
其中，第一绝缘层131覆盖在第一晶体管151、第二晶体管152及第一导电层111上，第一绝缘层131远离第一导电层111的一面覆盖有图形化的第二导电层112。具体地，第一绝缘层131填充满第一导电层111及第二导电层112之间的空间，能起到支撑第二导电层112和保护第一导电层111上的第一晶体管151及第二晶体管152的作用。其形成过程是将绝缘材料铺盖在第一导电层111上待其固化形成第一绝缘层131，第一绝缘层131材质具体可以包括环氧树脂类、聚酰亚胺类、双马来酰亚胺三嗪(Bismaleimide Triazine，BT)类、陶瓷基类中的一种或多种。其具体材质在此不做限定。在本实施方式中，在第一绝缘层131表面覆盖第二导电层112及其图形化的过程与前面所述第一导电层111的形成及其图形化的过程相同，在此不作赘述。
其中，第二绝缘层132覆盖在第二导电层112上，第二绝缘层132远离第二导电层112的一面覆盖有图形化的第三导电层113，第三导电层113上连接有控制芯片161。第三导电层113与对应位置的第二导电层112电连接，第二导电层112与对应位置的第一晶体管151或第二晶体管152电连接，以将控制芯片161与第一晶体管151以及第二晶体管152电连接。具体地，在第二导电层112上覆盖第二绝缘层132的过程及在第二绝缘层132上覆盖第三导电层113的过程与第一绝缘层131及第二导电层112的形成过程相同，在此不作赘述。控制芯片161引脚还通过电连接线(未标示)与第三导电层113电连接。本发明设置多层导电层及绝缘层实现了多电流输出电路电源模块的大额数量元器件中体积较大的晶体管埋设在多层板之间，其他的元器件可以设置在其他层板件上，元器件不需要设置在同一板件上，实现了元器件的三维封装，能使多电流输出电路封装体100体积尽可能小。
通过上述结构，本实施例的封装体100设置有有两对第一晶体管151以及两对第二晶体管152及其他元器件，具有两条电流输出电路，将大数量元器件中尺寸体积较大的晶体管设置在多层板材内，有效减小了多电流输出电路电源模块封装体100的封装体积，同时，设置晶体管直接接触大面积的导电层，利用大面积的导电层来吸收晶体管工作产生的热量，实现了更高效率的散热效果。
请继续参阅图1，下面对本实施例中封装体100的其他技术特征进行描述。
其中，还包括图形化的第四导电层114，第四导电层114覆盖基板120覆盖有第一导电层111的另一面，且与第一导电层111电连接。第四导电层114上设置有锡球191。具体地，本实施例中基板120为双面覆铜的板材，可以通过直接在基板120两面沉铜镀铜获取，也可以在两基板120的一面沉铜镀铜后在进行层压合处理获取。在第四导电层114上设置锡球191能方便电源模块封装体100焊接在其他需要电路支持的板件或装置上。
其中，第三导电层113上设置有若干焊盘(未标示)。第三导电层113上通过焊盘电连接有两个电感171，电感171与第一晶体管151及第二晶体管152对应设置，且电感171与对应位置的第一晶体管151及第二晶体管152电连接。具体地，本实施方式中焊盘为电镀镍钯金焊盘，可通过采用化学沉积的方式在焊盘上沉积镍层、钯层、金层，以形成电镀镍钯金焊盘。在焊盘表面镀镍钯金能形成大金属面，增强散热，从而提高电感171的散热效果。在其他实施方式中，也可以选用其他焊盘。本实施例中，具有两条电流输出电路，共两个第一晶体管151与两个第二晶体管152，每个第一晶体管151及第二晶体管152对应连接一个电感171，电感171能用来存储即将传送给负载的能量。同时本实施例中，将电感171与第一晶体管151及第二晶体管152对应设置，电感171与第一晶体管151及第二晶体管152位于同一竖直方向上，该结构设计能减少电感171与第一晶体管151和第二晶体管152之间的电流路径，减小电流路径在减少功率损耗的同时减少热量的产生，同样实现提高散热降温效果的目的。在其他实施例中，电源模块封装体的电流输出电路不限制在两条，也可以为三条、四条及更多条。相对应地，其第一晶体管151与第二晶体管152的对数也适应性设置三对、四对及更多对，其电感171的数目也适应性设置三个、四个及更多个。只需注意将电感171的设置位置与第一晶体管151及第二晶体管152相对应即可，本申请在此不作过多赘述。
其中，本实施方式中第三导电层113上还通过焊盘电连接有两个第一阻容器件181、两个第二阻容器件182。第一阻容器件181的第一端与第一晶体管151的第一端电连接，第一阻容器件181的第二端接地，第二晶体管152的第二端电连接控制芯片161，第一晶体管151的第三端与电感171的第一端电连接，电感171的第二端与第二阻容器件182的第一端电连接。具体地，第一阻容器件181与第二阻容器件182均具体包括电阻1831与电容1832，电阻1831起到保护电路的作用，电容1832用来起到平稳电压的作用。在电源模块的输出电路中，第一阻容器件181用于输入电压平稳，第二阻容器件182负责输出电压平稳。关于这部分第一阻容器件181、第二阻容器件182及其他元器件电流流向及工作过程具体请参阅后续结合图3描述。
其中，第一绝缘层131上设置有多个第一金属过孔141，第二导电层112通过第一金属过孔141与对应位置的第一晶体管151或第二晶体管152电连接；第二绝缘层132上设置有多个第二金属过孔142，第三导电层113通过第二金属过孔142与对应位置的第二导电层112电连接，以将控制芯片161与第一晶体管151以及第二晶体管152电连接。基板120上设置有第三金属过孔143，第一导电层111通过第三金属过孔143与对应位置的第四导电层114电连接。封装体100上设置有第四金属过孔144，第三导电层113通过第四金属过孔144与对应位置的第四导电层114电连接。具体地，第一金属过孔141、第二金属过孔142、第三金属过孔143及第四金属过孔144的设置，首先是在基板120或绝缘层上通过激光钻孔或化学腐蚀的方法制作通孔或连接孔，在对通孔或连接孔进行化学电镀沉铜形成第一金属过孔141、第二金属过孔142、第三金属过孔143及第四金属过孔144。金属过孔的设置能实现各个导电层之间的电连接从而实现晶体管与各个元器件之间的电连接，实现电源模块所需要的逻辑电路。
需注意，在本实施例中，第一导电层111、第二导电层112、第三导电层113及第四导电层114各个导电层之间的电连接及各个导电层与晶体管之间的电连接是通过设置金属过孔，通过金属过孔实现的电连接。在其他优选实施例中，可以在各个导电层上设置焊盘，通过连接线来连接焊盘来实现各个导电层之间的电连接及导电层与第一晶体管151及第二晶体管152之间的电连接，连接线的材质可以为金、银及铜等导电性能优越的材质。利用连接线来完成电连接其好处是可以进一步减小封装体的封装体积，且在连接线电连接过程中，不需要钻孔，不会因钻孔过程形成粉尘物，对设备和人体不会造成伤害。利用连接线实现电连接时需注意在连接线连接端需要利用填充胶进行填充保护连接头处，加强连接强度即可。关于各个导电层不同方式的电连接方法都应包含在本申请所要保护的范围内，本申请在此不过多赘述。
其中，还包括塑封体192，塑封体192封盖第三导电层113上的元器件并填充满元器件与第三导电层113之间空隙。具体地，塑封体192能起到保护第三导电层113上的元器件的作用。其形成过程是将塑封料料铺盖在第三导电层113上封盖第三导电层113上的元器件并填充满元器件与第三导电层113之间的空隙，待塑封料固化形成塑封体192，塑封体192具体可以包括环氧树脂类、聚酰亚胺类、双马来酰亚胺三嗪(Bismaleimide Triazine，BT)类、陶瓷基类中的一种或多种。其具体材质在此不做限定。
请参阅图3，图3是图1实施例中封装体100一实施方式的电路结构示意图。
在本实施方式中，电子元器件包括两个第一晶体管M1、两个第二晶体管M2、两个电感L、两个第一阻容器件C1、两个第二阻容器件C2及控制芯片S。具体地，本实施方式中，电源模块封装体具有两条输出电路，每条输出电路都包含有一个第一晶体管M1、一个第二晶体管M2、一个电感L、一个第一阻容器件C1、一个第二阻容器件C2。控制芯片S同时控制两条输出电路的工作。两条输出电路的工作原理及工作过程电流走向完全一样，因此下面对两条输出电路中的一条输出电路进行详细描述。
第一阻容器件C1的第一端与第一晶体管M1的第一端电连接，第一阻容器件C1的第二端接地，第一晶体管M1的第二端电连接控制芯片S，第一晶体管M1的第三端与电感L的第一端电连接，电感L的第二端与第二阻容器件C2的第一端电连接。
其工作原理是，输入电压(VIN)→第一阻容器件C1(输入电容)→第二阻容器件C2→电感L→第二阻容器件C2(输出电容)→输出电压(VOUT)即给负载供电。电感L的作用是存储将要传送给负载的能量。控制芯片S控制晶体管的导通与关断，为电感L提供一条电流通路。第一阻容器件C1用于输入电压平稳，第二阻容器件C2负责输出电压平稳。
在一个具体的应用场景中，第一阻容器件C1的第一端连接输入电压，其可以存储以及释放电压，第一晶体管M1的第三端还与第二晶体管M2的第一端连接，第二晶体管M2的第二端与控制芯片S连接，第二晶体管M2的第三端接地。当第一晶体管M1与第一阻容器件C1之间关断时，电压存储在第一阻容器件C1内，当第一晶体管M1与第一阻容器件C1之间开启连接时，第一阻容器件C1释放电压值至第一晶体管M1，进而传输至电源控制器以及芯片控制电路，在第一晶体管M1与电感L之间连通时，电压传输至电感L，再传输至第二阻容器件C2中存储，最后再从第二阻容器件C2输出至VOUT。
上述实施方式的电路用于实现控制芯片S控制输出电路的功能。其可以适用于各种需要电源支持的电路中，例如测试芯片控制电路、发光芯片控制电路或其他芯片控制电路等，本申请在此不做限定。
需注意，本实施方式中，具有两条输出电路，包括有两对第一晶体管M1与第二晶体管M2、2个电感L、两个第一阻容器件C1及两个第二阻容器件C2。在其他实施例中，输出电路的条数也可以为三条、四条及更多条，元器件的种类及数目也可以相对应调整，本申请在此不做限定。
通过上述结构，本实施例的封装体设置有有两对第一晶体管以及两对第二晶体管及其他元器件，具有两条电流输出电路，将大数量元器件中尺寸体积较大的晶体管设置在多层板材内，有效减小了多电流输出电路电源模块封装体的封装体积，设置晶体管直接接触大面积的导电层，利用大面积的导电层来吸收晶体管工作产生的热量，实现了更高效率的散热效果。同时，将第三导电层上的电感与第一晶体管及第二晶体管对应设置在同一竖直方向上，减少了电感与第一晶体管及第二晶体管之间的电流路径，减小电流路径在减少功率损耗的同时减少热量的产生，能进一步提高散热降温效果。
对应地，本申请提出一种封装体的封装方法。
具体请参阅图4，图4为本申请封装体的封装方法一实施方式的流程示意图。
步骤S11：获取一面设置有第一导电层的基板，并在第一导电层上进行图形化处理，在图形化处理的第一导电层上设置至少一对第一晶体管以及第二晶体管。
具体地，第一导电层材质可以选用为铜、铝、金、银等材质及其合金或金属填充有机物中的一种，在本实施例中第一导电层为铜箔，基板为覆铜箔板，本实施例中通过化学沉铜再电镀的方式实现在基板一面覆盖第一导电层，在其他实施例中也可以采用化学沉铜化学镀铜等其他的覆铜层方式。在基板一面覆第一导电层后，需对第一导电层进行图形化处理，可以通过化学蚀刻或其他例如离子蚀刻的方式完成，对第一导电层图形化处理可以为第一晶体管及第二晶体管在第一导电层上提供对应不同的图案化电流路径以实现电源模块所需要的逻辑电路。
步骤S12：在设置有所第一晶体管与第二晶体管的第一导电层上制作第一绝缘层，且第一绝缘层覆盖第一晶体管、第二晶体管及第一导电层，在第一绝缘层远离第一导电层的一面压合第二导电层，并对第二导电层进行图形化处理。
具体地，第一绝缘层填充满第一导电层及第二导电层之间的空间，能起到支撑第二导电层和保护第一导电层上的第一晶体管及第二晶体管的作用。其形成过程是将绝缘材料铺盖在第一导电层上待其固化形成第一绝缘层，第一绝缘层材质具体可以包括环氧树脂类、聚酰亚胺类、双马来酰亚胺三嗪(Bismaleimide Triazine，BT)类、陶瓷基类中的一种或多种。其具体材质在此不做限定。在本实施方式中，在第一绝缘层表面覆盖第二导电层及其图形化的过程与前面所述第一导电层的形成及其图形化的过程相同，在此不作赘述。
步骤S13：在图形化处理的第二导电层上制作第二绝缘层，在第二绝缘层远离第二导电层的一面压合第三导电层，并对第三导电层进行图形化处理，其中，在第三导电层上设置控制芯片。
其中，第三导电层与对应位置的第二导电层电连接，第二导电层与对应位置的第一晶体管或第二晶体管电连接，以将控制芯片与第一晶体管以及第二晶体管电连接。具体地，在第二导电层上覆盖第二绝缘层的过程及在第二绝缘层上覆盖第三导电层的过程与第一绝缘层及第二导电层的形成过程相同，在此不作赘述。本发明设置多层导电层及绝缘层实现了多电流输出电路电源模块的大额数量元器件中体积较大的晶体管埋设在多层板之间，其他的元器件可以设置在其他层板件上，元器件不需要设置在同一板件上，实现了元器件的三维封装，能使多电流输出电路封装体体积尽可能小。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效原理变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种封装体，其特征在于，所述封装体包括：
基板，所述基板一面覆盖有图形化的第一导电层，其中，所述第一导电层上设置有至少一对第一晶体管以及第二晶体管；
第一绝缘层，覆盖在所述第一晶体管、所述第二晶体管及所述第一导电层上，所述第一绝缘层远离所述第一导电层的一面覆盖有图形化的第二导电层；
第二绝缘层，覆盖在所述第二导电层上，所述第二绝缘层远离所述第二导电层的一面覆盖有图形化的第三导电层，其中，所述第三导电层上连接有控制芯片；
其中，所述第三导电层与对应位置的所述第二导电层电连接，所述第二导电层与对应位置的所述第一晶体管或所述第二晶体管电连接，以将所述控制芯片与所述第一晶体管以及所述第二晶体管电连接。
2.根据权利要求1所述的封装体，其特征在于，
所述第一绝缘层上设置有多个第一金属过孔，所述第二导电层通过所述第一金属过孔与对应位置的所述第一晶体管或所述第二晶体管电连接；
所述第二绝缘层上设置有多个第二金属过孔，所述第三导电层通过所述第二金属过孔与对应位置的所述第二导电层电连接，以将所述控制芯片与所述第一晶体管以及所述第二晶体管电连接。
3.根据权利要求1所述的封装体，其特征在于，还包括：
图形化的第四导电层，所述第四导电层覆盖所述基板覆盖有所述第一导电层的另一面，且与所述第一导电层电连接；其中，所述第四导电层上设置有锡球。
4.根据权利要求3所述的封装体，其特征在于，
所述基板上设置有第三金属过孔，所述第一导电层通过所述第三金属过孔与对应位置的所述第四导电层电连接。
5.根据权利要求3所述的封装体，其特征在于，
所述封装体上设置有第四金属过孔，所述第三导电层通过所述第四金属过孔与对应位置的所述第四导电层电连接。
6.根据权利要求1所述的封装体，其特征在于，
所述第三导电层上设置有若干焊盘。
7.根据权利要求6所述的封装体，其特征在于，
所述第三导电层上通过所述焊盘电连接有若干电感，所述电感与所述第一晶体管及所述第二晶体管对应设置，且所述电感与所述对应位置的所述第一晶体管及所述第二晶体管电连接。
8.根据权利要求7所述的封装体，其特征在于，
所述第三导电层上通过所述焊盘还电连接有若干第一阻容器件、若干第二阻容器件；
所述第一阻容器件的第一端与所述第一晶体管的第一端电连接，所述第一阻容器件的第二端接地，所述第一晶体管的第二端电连接所述控制芯片，所述第一晶体管的第三端与所述电感的第一端电连接，所述电感的第二端与所述第二阻容器件的第一端电连接。
9.根据权利要求1所述的封装体，其特征在于，还包括：
塑封体，所述塑封体封盖所述第三导电层上的元器件并填充满所述元器件与所述第三导电层之间的空隙。
10.一种封装体的封装方法，其特征在于，所述封装体的封装方法包括：
获取一面设置有第一导电层的基板，并在所述第一导电层上进行图形化处理，在图形化处理的第一导电层上设置至少一对第一晶体管以及第二晶体管；
在设置有所述第一晶体管与所述第二晶体管的第一导电层上制作第一绝缘层，且所述第一绝缘层覆盖所述第一晶体管、所述第二晶体管及所述第一导电层，在所述第一绝缘层远离所述第一导电层的一面压合第二导电层，并对所述第二导电层进行图形化处理；
在图形化处理的所述第二导电层上制作第二绝缘层，在第二绝缘层远离所述第二导电层的一面压合第三导电层，并对所述第三导电层进行图形化处理，其中，在所述第三导电层上设置控制芯片；
其中，所述第三导电层与对应位置的所述第二导电层电连接，所述第二导电层与对应位置的所述第一晶体管或所述第二晶体管电连接，以将所述控制芯片与所述第一晶体管以及所述第二晶体管电连接。
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