CN115249643A - 半导体结构的制作方法 - Google Patents

Abstract

本发明公开一种半导体结构的制作方法，包含提供一基底，形成一第一栅极结构与一第二栅极结构位于该基底上，其中该一第一栅极结构的高度大于该第二栅极结构的高度，沉积一第一介电层，其中该第一介电层的厚度大于该第一栅极结构的高度，沉积一第二介电层于该第一介电层上，移除部分该第一介电层与该第二介电层，以及形成一第三介电层与一第四介电层于该第二介电层上。

Description

半导体结构的制作方法

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种针对沉积材料层在具有不同栅极高度的半导体结构上的方法。

背景技术

半导体制作工艺中，经常以沉积方式形成各种材料层在基底或是目标层上，以形成材料层的相互堆叠。

对于一些基底上已经形成有电子元件的目标层，沉积材料层时还需要一并考虑该些电子元件的高度、宽度、深度等形状特征，以避免沉积后产生例如空洞等缺陷。尤其是当电子元件的高度愈高、或是半导体基底上包含有高度相差较大的不同电子元件时，该些缺陷更容易发生。

发明内容

本发明提供的方法是关于沉积一材料层在一半导体基底上的方法，其中半导体基底上已经存在有不同高度的栅极结构。本发明提供一种半导体结构的制作方法，可以降低沉积时发生缺陷的机率。

本发明提供一种半导体结构的制作方法，包含提供一基底，形成一第一栅极结构与一第二栅极结构位于该基底上，其中该一第一栅极结构的高度大于该第二栅极结构的高度，沉积一第一介电层，其中该第一介电层的厚度大于该第一栅极结构的高度，沉积一第二介电层于该第一介电层上，移除部分该第一介电层与该第二介电层，以及形成一第三介电层与一第四介电层于该第二介电层上。

本发明的特征在于，半导体基底上已经存在有高度不同的栅极结构，例如位于存储器元件中逻辑区与存储器区内各自的栅极高度可能会有差距，此高度差距会造成沉积时的困难，本发明沉积第一介电层时，就控制沉积高度大于最高的栅极结构，因此在此步骤中就不容易产生空洞。另外，在后续步骤中可以控制其他材料层的厚度，相较于现有技术。制作出总厚度较低的半导体结构，如此也有利于后续接触结构的形成，提高半导体制作工艺的良率。

附图说明

图1至图4为本发明制作半导体结构的剖面结构示意图。

主要元件符号说明：

10:基底

12:第一栅极结构

14:第二栅极结构

22:第一介电层

24:第二介电层

26:第三介电层

28:第四介电层

CG:控制栅极

FG:虚置栅极

P1:平坦化步骤

P2:回蚀刻步骤

R1:第一区域

R2:第二区域

R3:第三区域

X1:距离

X2:距离

X3:距离

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。

图1至图4绘示本发明制作半导体结构的剖面结构示意图。首先如图1所示，一基底10上包含有不同高度的栅极结构，例如第一栅极结构12以及第二栅极结构14，其中第一栅极结构12所在区域定义为第一区域R1，第二栅极结构14所在的区域定义为第二区域R2，另外还可定义另一第三区域R3，位于第二区域R2旁，且第三区域R3不包含有栅极结构。

本实施例中，第一区域R1例如为半导体存储器元件中的存储器区(flash区)，第二区域R2例如为半导体存储器元件中的逻辑区(logic区)，第三区域R3例如是空旷区(Iso区)。其中第一栅极结构12可能包含有一虚置栅极(FG)以及一控制栅极(CG)的堆叠结构，所以其高度较第二区域R2内的第二栅极结构14更高。以本实施例为例，第一栅极结构12的高度例如在1700埃或是低于1700埃，而第二栅极结构14的高度约为800埃或是更低，但本发明不限于此，上述的栅极元件高度可能依照实际需求而改变。

如先前技术段落所述，由于不同区域的栅极结构具有较大高度差，因此容易造成沉积步骤的缺陷，例如以现有的沉积步骤中，沉积一普通厚度的材料层(例如850埃)在第一栅极结构12与第二栅极结构上时，容易造成材料层未能完整填满两个栅极结构之间的空隙，造成在两栅极结构之间产生空洞(void)。为了避免这种情况，如图1所示，本发明所提出的方法沉积第一介电层22于第一栅极结构12与第二栅极结构14上，其中第一介电层22的厚度大于较高的栅极结构的高度(也就是第一栅极结构12的高度)。如此一来，比较容易填满两栅极结构之间的空隙，也就是说不容易在两个栅极结构之间产生空洞。

接着仍参考图1，由于第一介电层22顺着第一栅极结构12与第二栅极结构14的轮廓沉积，所以可能会在顶面产生高度差，也就是说第一区域R1、第二区域R2与第三区域R3的第一介电层22的顶面高度不同，然后在第一介电层22上继续沉积第二介电层24，由于第二介电层24的厚度较厚(大约5000埃以上)，所以上述顶面高度差距会变得不明显。

接着如图2所示，以一平坦化步骤P1，例如为一化学机械研磨(CMP)步骤，移除部分的第二介电层24，使得第一区域R1、第二区域R2与第三区域R3的第二介电层24的顶面切齐。另外，本实施例中平坦化步骤之后，第二介电层24至第一区域R1内的第一介电层22的最高点的距离(图2中的距离X1)仍具有约600埃，此留下的距离X1是当作后续回蚀刻步骤时的预留材料层厚度，以提高晶片至晶片(WTW)或晶片内(WiW)的厚度均匀性。

本实施例中，第一介电层22的材质例如是次大气压无掺杂硅玻璃(sub-atmospheric undoped-silicon glass，SAUSG)，第二介电层24的材质例如是四乙氧基硅烷(tetraethoxysilane，TEOS)。两者之间的蚀刻选择比足够低，所以可以使用一回蚀刻步骤以同时移除。

如图3所示，进行一回蚀刻步骤P2，移除部分的第一介电层22与第二介电层24，此处的回蚀刻步骤例如是干蚀刻步骤。在回蚀刻步骤P2完成后，第一区域R1内的第一栅极结构12至第一介电层22顶面的距离(图3中的距离X2)约为500埃，而第二区域R2内的第二栅极结构14至第一介电层22顶面的距离(图3中的距离X3)约为1400埃。此外，第三区域R3中仍有一部分的第二介电层24残留于第一介电层22上，第三区域中第一介电层22的厚度约为1800埃，而残留的第二介电层24的厚度约为400埃，但不限于此。

如图4所示，继续形成第三介电层26以及第四介电层28，例如分别形成厚度约为500埃的第三介电层26以及厚度约为700埃的第四介电层28。本实施例中，第三介电层26例如是磷硅玻璃(phosphosilicate glass，PSG)，第四介电层28的材质例如是四乙氧基硅烷(TEOS)。

值得注意的是，本发明中第一介电层22、第二介电层24、第三介电层26与第四介电层28较佳用来当作层间介电层(ILD)使用，也就是说，不同于后续形成金属布线的金属层间介电层(IMD)，第一介电层22、第二介电层24、第三介电层26与第四介电层28中可能仅包含有接触结构(contact)接触例如晶体管(图未示)等结构，而不包含有金属导电线路(wire)或是金属导通结构(via)，但本发明不限于此。

在上述各材料层所构成的堆叠结构完成后，虽然第一介电层22的沉积厚度较厚，但由于中间历经平坦化步骤P1与回蚀刻步骤P2，因此最后的总厚度大约为3400埃，申请人发现在此制作工艺下所形成的半导体结构厚度，反而比起现有技术所形成的半导体结构的厚度(现有技术约4000埃)更薄，总厚度降低约15％。因此当后续形成例如接触结构等其他元件时，接触结构比较容易能贯穿各材料层而接触到底下的元件，不容易产生接触结构断路等问题。

综合参考以上段落与附图，本发明还具有以下特征:

在本发明的其中一些实施例中，提供一种半导体结构的制作方法，包含提供一基底10，一第一栅极结构12与一第二栅极结构14位于基底10上，其中一第一栅极结构12的高度大于第二栅极结构14的高度，沉积一第二介电层22，其中第一介电层22的厚度大于第一栅极结构的高度，沉积一第二介电层24于第一介电层上，移除部分第一介电层与第二介电层(平坦化步骤P1与回蚀刻步骤P2)，以及形成一第三介电层26与一第四介电层28于第二介电层24上。

在本发明的其中一些实施例中，其中第一介电层22的沉积厚度大于1800埃。

在本发明的其中一些实施例中，其中第三介电层26与第四介电层28形成之后，半导体结构的总高度低于3400埃。

在本发明的其中一些实施例中，其中移除部分第一介电层22与第二介电层24的方法包含依序进行一平坦化步骤P1以及一回蚀刻步骤P2。

在本发明的其中一些实施例中，其中平坦化步骤P1仅移除部分第二介电层24，而不移除第一介电层22。

在本发明的其中一些实施例中，其中回蚀刻步骤P2同时移除部分第二介电层24以及部分第一介电层22。

在本发明的其中一些实施例中，其中第一栅极结构12位于一第一区域R1中，第二栅极结构14位于一第二区域R2中，且包含有一第三区域R3位于第二区域R2旁，且第三区域R3中不包含有栅极结构。

在本发明的其中一些实施例中，其中在回蚀刻步骤P2之后，第一区域R1与第二区域R2内的第二介电层24被完全移除，而第三区域R3中仍存在有部分的第二介电层24。

在本发明的其中一些实施例中，其中第一栅极结构12包含有一虚置栅极(FG)以及一控制栅极(CG)的堆叠结构。

在本发明的其中一些实施例中，其中第一栅极结构的高度低于1700埃。

在本发明的其中一些实施例中，其中第一介电层22包含次大气压无掺杂硅玻璃(sub-atmospheric undoped-silicon glass，SAUSG)层。

在本发明的其中一些实施例中，其中第二介电层24包含四乙氧基硅烷(tetraethoxysilane，TEOS)。

在本发明的其中一些实施例中，其中第三介电层26包含磷硅玻璃(phosphosilicate glass，PSG)。

在本发明的其中一些实施例中，其中第三介电层26的厚度小于500埃。

在本发明的其中一些实施例中，其中第四介电层28包含四乙氧基硅烷(tetraethoxysilane，TEOS)。

在本发明的其中一些实施例中，其中第四介电层28的厚度小于700埃。

综上所述，本发明的特征在于，半导体基底上已经存在有高度不同的栅极结构，例如位于存储器元件中逻辑区与存储器区内各自的栅极高度可能会有差距，此高度差距会造成沉积时的困难，本发明沉积第一介电层时，就控制沉积高度大于最高的栅极结构，因此在此步骤中就不容易产生空洞。另外，在后续步骤中可以控制其他材料层的厚度，相较于现有技术。制作出总厚度较低的半导体结构，如此也有利于后续接触结构的形成，提高半导体制作工艺的良率。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体结构的制作方法，包含:

提供基底；

第一栅极结构与第二栅极结构位于该基底上，其中该第一栅极结构的高度大于该第二栅极结构的高度；

沉积第一介电层，其中该第一介电层的厚度大于该第一栅极结构的高度；

沉积第二介电层于该第一介电层上；

移除部分该第一介电层与该第二介电层；以及

形成第三介电层与第四介电层于该第二介电层上。

2.如权利要求1所述的制作方法，其中该第一介电层的沉积厚度大于1800埃。

3.如权利要求1所述的制作方法，其中该第三介电层与该第四介电层形成之后，该半导体结构的总高度低于3400埃。

4.如权利要求1所述的制作方法，其中移除部分该第一介电层与该第二介电层的方法包含依序进行平坦化步骤以及回蚀刻步骤。

5.如权利要求4所述的制作方法，其中该平坦化步骤仅移除部分该第二介电层，而不移除该第一介电层。

6.如权利要求4所述的制作方法，其中该回蚀刻步骤同时移除部分该第二介电层以及部分该第一介电层。

7.如权利要求4所述的制作方法，其中该第一栅极结构位于第一区域中，该第二栅极结构位于第二区域中，且包含有第三区域位于该第二区域旁，且该第三区域中不包含有栅极结构。

8.如权利要求7所述的制作方法，其中在该回蚀刻步骤之后，该第一区域与该第二区域内的该第二介电层被完全移除，而该第三区域中仍存在有部分的该第二介电层。

9.如权利要求1所述的制作方法，其中该第一栅极结构包含有虚置栅极(FG)以及控制栅极(CG)的堆叠结构。

10.如权利要求1所述的制作方法，其中该第一栅极结构的高度低于1700埃。

11.如权利要求1所述的制作方法，其中该第一介电层包含次大气压无掺杂硅玻璃(sub-atmospheric undoped-silicon glass，SAUSG)层。

12.如权利要求1所述的制作方法，其中该第二介电层包含四乙氧基硅烷(tetraethoxysilane，TEOS)。

13.如权利要求1所述的制作方法，其中该第三介电层包含磷硅玻璃(phosphosilicateglass，PSG)。

14.如权利要求13所述的制作方法，其中该第三介电层的厚度小于500埃。

15.如权利要求1所述的制作方法，其中该第四介电层包含四乙氧基硅烷(tetraethoxysilane，TEOS)。

16.如权利要求15所述的制作方法，其中该第四介电层的厚度小于700埃。

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