CN115249070B - 量子芯片及量子计算机 - Google Patents

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Abstract

本申请公开了一种量子芯片及量子计算机，属于量子计算技术领域。所述量子芯片，包括：超导量子比特电路，所述超导量子比特电路形成包围第一区域的第一部分电路和包围第二区域的第二部分电路；以及，与所述超导量子比特电路耦合的磁通调控信号线，磁通调控信号线施加的调控信号在所述第一部分电路和所述第二部分电路获得方向相反的感应电流。本申请提供的量子芯片，有助于抑制调控磁通的噪声对量子比特调控的影响。

Description

量子芯片及量子计算机
技术领域
本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种量子芯片及量子计算机。
背景技术
量子芯片是量子计算机的核心部件。超导物理体系构建量子芯片的基本思路是：将由约瑟夫森结并联形成的squid，与额外构建电容极板并联，基于该并联结构形成的超导量子比特电路即作为量子芯片上执行量子计算的基本单元——量子比特。量子比特可通过外加电磁信号进行调控，其中，可以通过在量子芯片上的磁通调控信号线（Z-controlline）施加信号调控squid的磁通量完成量子比特频率的调控，进而实现一系列的量子比特操作。目前，相关技术的量子芯片执行量子计算时，量子比特对调控磁通的噪声十分敏感，其频率易受到噪声的影响而偏离理想位置，进而影响量子比特调控的精度。
发明内容
针对相关技术中量子比特频率对调控磁通的噪声十分敏感，量子比特调控的精度易受到噪声的影响的问题，本申请的目的是提供一种量子芯片及量子计算机，有助于抑制噪声对量子比特调控的影响。
本申请的一个方面提供了一种量子芯片，包括：
超导量子比特电路，所述超导量子比特电路形成包围第一区域的第一部分电路和包围第二区域的第二部分电路；以及，
与所述超导量子比特电路耦合的磁通调控信号线，磁通调控信号线施加的调控信号在所述第一部分电路和所述第二部分电路获得方向相反的感应电流。
如上所述的量子芯片，在本申请的一些实施方式中，所述超导量子比特电路包括：
电容极板；及
第一约瑟夫森结和第二约瑟夫森结，所述第一约瑟夫森结和所述第二约瑟夫森结并联，且所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端均与所述电容极板连接，所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端互连并且接地。
如上所述的量子芯片，在本申请的一些实施方式中，所述超导量子比特电路包括：
第一电连接结构，连接所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端，且所述第一电连接结构与所述电容极板非接触的交叉。
如上所述的量子芯片，在本申请的一些实施方式中，所述超导量子比特电路包括：第一电连接结构，连接所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端；
第二电连接结构，连接所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端，且所述第二电连接结构与所述第一电连接结构非接触的交叉。
如上所述的量子芯片，在本申请的一些实施方式中，所述超导量子比特电路包括：
第一电容极板和第二电容极板；及
第一约瑟夫森结和第二约瑟夫森结，所述第一约瑟夫森结和所述第二约瑟夫森结并联，所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端均与所述第一电容极板连接，且所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端均与所述第二电容极板连接。
如上所述的量子芯片，在本申请的一些实施方式中，所述第一电容极板与所述第二电容极板非接触的交叉。
如上所述的量子芯片，在本申请的一些实施方式中，所述第二电容极板包围所述第一电容极板，且所述第一区域和所述第二区域位于所述第二电容极板和所述第一电容极板之间。
如上所述的量子芯片，在本申请的一些实施方式中，所述第一电容极板和所述第二电容极板沿着所述第一约瑟夫森结和所述第二约瑟夫森结的连线均呈对称分布。
如上所述的量子芯片，在本申请的一些实施方式中，所述第一电容极板的几何中心与所述第二电容极板的几何中心重叠。
如上所述的量子芯片，在本申请的一些实施方式中，所述第一电容极板的对地电容C01和所述第二电容极板的对地电容C02满足以下关系：100C01≤C02，或100C02≤C01。
如上所述的量子芯片，在本申请的一些实施方式中，所述超导量子比特电路包括：
第一约瑟夫森结和第二约瑟夫森结；
第一电容极板和第二电容极板，所述第一电容极板和所述第二电容极板分别独立的位于所述第一约瑟夫森结的两端；以及，
第三电容极板和第四电容极板，所述第三电容极板和所述第四电容极板分别独立的位于所述第二约瑟夫森结的两端；
且所述第一电容极板和所述第四电容极板之间，以及所述第二电容极板和所述第三电容极板之间非接触的交叉电连接。
如上所述的量子芯片，在本申请的一些实施方式中，所述磁通调控信号线和所述超导量子比特电路形成于同一表面，且所述磁通调控信号线位于所述超导量子比特电路的一侧。
如上所述的量子芯片，在本申请的一些实施方式中，所述磁通调控信号线和所述超导量子比特电路形成于不同的表面。
如上所述的量子芯片，在本申请的一些实施方式中，所述磁通调控信号线包括线圈。
如上所述的量子芯片，在本申请的一些实施方式中，所述线圈包括第一线圈和第二线圈，且所述第一线圈和所述第二线圈相间设置，所述第一线圈和所述第二线圈的电流方向相反。
本申请的另一个方面提供了一种量子计算机，所述量子计算机设置有如上所述的量子芯片。
相关技术的量子芯片中调控磁通的噪声易导致量子比特的频率偏离理想位置，本申请提供的量子芯片包括超导量子比特电路及与所述超导量子比特电路耦合的磁通调控信号线，且所述超导量子比特电路形成包围第一区域的第一部分电路和包围第二区域的第二部分电路；通过磁通调控信号线施加的调控信号在第一区域和第二区域产生相应的磁通量，进而在所述第一部分电路和所述第二部分电路获得方向相反的感应电流，相反的感应电流可以形成一定程度上的抵消，这降低了噪声对约瑟夫森结能量的影响，进而降低了噪声对量子比特频率的影响，进而有助于减小量子比特频率的偏离，确保量子比特的操作精度。
附图说明
图1为相关技术中量子芯片上量子比特的结构示意图；
图2为本申请的实施例提供的一种量子芯片的原理图；
图3为本申请采用单个电容极板的量子芯片的第一个实施示例结构示意图；
图4为本申请采用单个电容极板的量子芯片的第二个实施示例结构示意图；
图5为本申请采用单个电容极板的量子芯片的第三个实施示例结构示意图；
图6为本申请采用两个电容极板的量子芯片的第一个实施示例结构示意图；
图7为本申请采用两个电容极板的量子芯片的第二个实施示例结构示意图；
图8为本申请采用两个电容极板的量子芯片的第三个实施示例结构示意图；
图9为本申请采用两个电容极板的量子芯片的第四个实施示例结构示意图；
图10为本申请采用两个电容极板的量子芯片的第五个实施示例结构示意图；
图11为本申请采用两个电容极板的量子芯片的第六个实施示例结构示意图；
图12为本申请采用两个电容极板的量子芯片的第七个实施示例结构示意图；
图13为本申请采用四个电容极板的量子芯片的实施结构示意图；
图14为本申请磁通调控信号线的一个实施例的结构示意图。
附图标记说明：
11-第一约瑟夫森结，12-第二约瑟夫森结，
21-第一电容极板，22-第二电容极板，220-电容臂，23-第三电容极板，24-第四电容极板，
31-第一电连接结构，32-第二电连接结构，
4-磁通调控信号线，41-第一线圈，42-第二线圈，43-转接点，
5-脉冲调控信号线。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
为使本申请实施例的目的、技术方案和优点更加清楚，现在参考附图描述一个或多个实施例，其中，贯穿全文相似的附图标记用于指代相似的组件。在下面的描述中，出于解释的目的，阐述了许多具体细节，以便提供对一个或多个实施例的更透彻的理解。然而，很明显，在各种情况下，可以在没有这些具体细节的情况下实践一个或多个实施例，各个实施例在不矛盾的前提下可以相互结合相互引用。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
根据构建量子比特所采用的不同物理体系，量子比特在物理实现方式上包括超导物理体系、半导体量子点物理体系、离子阱、金刚石空位、拓扑量子、光子等。超导物理体系是目前进展最快最好的一种固体量子计算实现方法。基于超导物理体系的超导量子比特电路的能级结构可通过外加电磁信号进行调控，电路的设计定制的可控性强。同时，得益于基于现有的成熟集成电路工艺，超导物理体系具有多数量子物理体系难以比拟的可扩展性。
在超导物理体系中，Transmons为一种常用的量子比特的构造，结合图1所示，量子比特常采用单个对地的电容，及一端接地、另一端与该电容连接的超导量子干涉装置squid，squid的等效临界电流Ic的大小受到外磁场Φe的调节，并且该电容常为十字型平行板电容，参见图1所示，十字型电容板Cq被接地平面GND包围，且十字型电容板与接地平面GND之间具有间隙，超导量子干涉装置squid的一端连接至十字型电容板，另一端连接至接地平面GND，由于十字型电容板的第一端通常用于连接超导量子干涉装置squid，第二端用于与读取谐振腔耦合，第一端和第二端的附近需要预留一定的空间用于布线，例如，第一端的附近需预留布置脉冲调控信号线和磁通调控信号线（Z-control line）的空间，十字型电容板的另外两端可以用于与相邻量子比特耦合。
根据量子比特频率
Figure 441113DEST_PATH_IMAGE001
，量子比特频率ω10与电容的静电能EC及squid的能量EJ有关，squid的能量EJ随外磁场变化，因此可通过squid的能量EJ对外磁场的变化响应完成量子比特频率的控制调节。磁通调控信号线（Z-control line）作为实现外磁场Φe调控的结构，一般布置在 squid旁，利用施加在磁通调控信号线（Z-control line）上的电流产生外磁场Φe，外磁场穿过 squid区域引起该squid区域量子比特频率的变化。穿透该squid环路的磁通量受到由磁通调控信号线与该squid环路之间的互感强度M、施加在磁通调控信号线的电信号产生的磁场大小、及磁通噪声等因素的影响的。磁通噪声是磁通调控信号中电流波动引起的固有噪声或磁通调控信号携带的额外信号引起的磁通量噪声，磁通噪声会使量子比特频率发生波动和偏离。
为了抑制磁通噪声，通常要求施加在磁通调控信号线（Z-control line）上的电流具有较高的精确度，但是这种方式对信号控制要求较高，并且很难抑制固有噪声。
针对相关技术的量子芯片执行量子计算时，量子比特频率易受到磁通噪声的影响，使得量子比特频率偏离理想位置，进而影响量子比特调控的精度的问题，本申请实施例提供一种量子芯片及量子计算机，以降低磁通噪声对量子比特调控的影响。
图2为本申请的实施例提供的一种量子芯片的原理图。
参照图2所示，本申请实施例提供的一种量子芯片，包括超导量子比特电路，以及与所述超导量子比特电路耦合的磁通调控信号线，其中：所述超导量子比特电路形成包围第一区域的第一部分电路和包围第二区域的第二部分电路，磁通调控信号线施加的调控信号在所述第一部分电路和所述第二部分电路获得方向相反的感应电流。
本申请实施例中的超导量子比特电路为薄膜电路结构，可以直接利用半导体工艺制备形成于衬底上。结合图2的示意，在本申请实施例中，量子比特响应于电流信号产生的外磁场完成频率调节时，磁通调控信号线传输的电流信号I+i（其中，i为噪声）调控在第一区域和第二区域产生相应的磁通量，噪声信号i在所述第一部分电路获得感应电流i1，在所述第二部分电路获得感应电流i2，且感应电流i1和i2的方向相反，相反的感应电流i1和i2可以形成一定程度上的抵消，这降低了噪声对squid等效的约瑟夫森结的能量的影响，进而降低了噪声对量子比特频率的影响，有助于降低量子比特频率的偏离，提高量子比特操作精度。本申请实施例中，量子比特频率的稳定性提高有助于改善量子比特的退相干时间。需要说明的是，图2中示意了噪声信号i分别在第一部分电路、第二部分电路产生的感应电流的方向，噪声信号i在超导量子比特电路产生的感应电流是由感应电流i1和i2的相互作用后的结果。
下面结合图3至图14进一步描述本申请的实施例。
采用单个电容极板的量子芯片的实施例
图3至图5为本申请采用单个电容极板的量子芯片的实施结构示意图，Q1和Q2表示位于量子芯片上的两个量子比特，下面结合图3至图5进一步描述采用单个电容极板的量子芯片的实施例。
在本申请的一些实施例中，所述超导量子比特电路包括第一电容极板21，以及第一约瑟夫森结11和第二约瑟夫森结12，其中，所述第一约瑟夫森结11和所述第二约瑟夫森结12并联，且所述第一约瑟夫森结11的一端以及所述第二约瑟夫森结12的一端均与所述第一电容极板21连接，所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端互连并且连接接地平面GND。在本实施例中，可以直接利用约瑟夫森结自身的底超导电极和/或顶超导电极进行连接，也可以利用额外形成的电连接结构进行连接，连接形式不限，只要上述的第一电容极板21、第一约瑟夫森结11、第二约瑟夫森结12连接形成的超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路即可。
结合图3所示，为了使超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路，在一些示例中，所述超导量子比特电路包括第一电连接结构31，所述第一电连接结构31电和物理的接触连接所述第一约瑟夫森结11的另一端和所述第二约瑟夫森结12的另一端，其中，所述第一约瑟夫森结11的另一端直接连接接地平面GND，且所述第一电连接结构31与所述第一电容极板21非接触的交叉。本实施例中，所述第一约瑟夫森结11的一端和所述第二约瑟夫森结12的一端均电和物理的接触连接所述第一电容极板21。本文所描述的非接触的交叉，是指两电结构的延伸轨迹在衬底表面的投影存在交点，且交点上方的两电结构之间填充有某种电介质，以降低或阻隔两电结构之间的信号传输影响。
结合图4所示，为了使超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路，在另一些示例中，所述超导量子比特电路包括第一电连接结构31和第二电连接结构32，其中，所述第一电连接结构31电和物理的接触连接所述第一约瑟夫森结11的一端和所述第二约瑟夫森结12的一端，保持所述第一约瑟夫森结11和所述第二约瑟夫森结12均与所述第一电容极板21实现电连接，所述第二电连接结构32电和物理的接触连接所述第一约瑟夫森结11的另一端和所述第二约瑟夫森结12的另一端保持所述第一约瑟夫森结11和所述第二约瑟夫森结12均实现连接至接地平面GND，且所述第二电连接结构32与所述第一电连接结构31非接触的交叉。具体而言，可以将第一约瑟夫森结11的一端直接电和物理的接触连接所述第一电容极板21，第二约瑟夫森结12的一端通过第一电连接结构31与所述第一电容极板21电和物理的接触连接，第一约瑟夫森结11的另一端直接接地，第二约瑟夫森结12的另一端通过第二电连接结构32与第二约瑟夫森结12的另一端共同连接接地平面GND。
采用单个电容极板的量子芯片的实施方式不限于前文所述，结合图5所示，本申请在实施时，还可以采用第一电容极板21被接地平面GND包围，且第一电容极板21与接地平面GND之间具有间隙，所述第一约瑟夫森结11和所述第二约瑟夫森结12分布在所述第一电容极板21两侧的间隙，且所述第一约瑟夫森结11和所述第二约瑟夫森结12的一端均电和物理的接触连接所述第一电容极板21，另一端均电和物理的接触连接所述接地平面GND。
采用两个电容极板的量子芯片的实施例
图6至图12为本申请采用两个电容极板的量子芯片的实施结构示意图，Q1和Q2表示位于量子芯片上的两个量子比特，下面结合图6至图12进一步描述采用两个电容极板的量子芯片的实施例。
在本申请的另一些实施例中，所述超导量子比特电路包括第一电容极板21和第二电容极板22，以及第一约瑟夫森结11和第二约瑟夫森结12，其中，所述第一约瑟夫森结11和所述第二约瑟夫森结12并联，并将所述第一约瑟夫森结11的一端以及所述第二约瑟夫森结12的一端两者均与所述第一电容极板21连接，所述第一约瑟夫森结11的另一端和所述第二约瑟夫森结12的另一端两者均与所述第二电容极板22连接。在本实施例中，可以直接利用约瑟夫森结自身的底超导电极和/或顶超导电极进行连接，也可以利用额外形成的电连接结构进行连接，连接形式不限，只要上述的第一电容极板21和第二电容极板22，以及第一约瑟夫森结11和第二约瑟夫森结12连接形成的超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路即可。
在一些示例中，为了使超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路，采用所述第一电容极板21与所述第二电容极板22非接触的交叉的形式。本示例所描述的非接触的交叉，是指所述第一电容极板21与所述第二电容极板22的延伸轨迹在衬底表面的投影存在交点，且交点上方的所述第一电容极板21与所述第二电容极板22之间填充有某种电介质，以降低或阻隔两电结构之间的信号传输影响。具体实施时，可以将第一电容极板21和第二电容极板22分别形成在两个高度不同的表面，高度的差异可以利用形成于衬底表面的凹槽实现，例如，将第一电容极板21形成于低于该凹槽内，将第二电容极板22形成有衬底的表面且第二电容板22横跨凹槽的两侧。具体实施时，也可以将第一电容极板21和第二电容极板22形成于一个表面，在轨迹的交叉处一者利用空气桥跨接另一者。
在另一些示例中，为了使超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路，所述第二电容极板22包围所述第一电容极板21的形式，且所述第一区域和所述第二区域位于所述第二电容极板22和所述第一电容极板21之间，参照图6至图12所示。具体的，结合图6所示，第一电容极板21和第二电容极板22分隔，且所述第二电容极板22包围所述第一电容极板21，所述第一约瑟夫森结11的第一端与所述第一电容极板21连接，所述第一约瑟夫森结11的第二端与所述第二电容极板22连接，所述第二约瑟夫森结12的第一端与所述第一电容极板21连接，所述第二约瑟夫森结12的第二端与所述第二电容极板22连接，并且在第二电容极板22的附近布置有磁通调控信号线4和脉冲调控信号线5。
为了便于本申请实施例的描述，用Q1和Q2表示图6中形成于衬底上的各量子比特，其中，第一量子比特Q1、第二量子比特Q2表示的每个量子比特均包括第一电容极板21和第二电容极板22，第一电容极板极21和第二电容极板22不直接连接接地平面GND，而是与接地平面GND之间具有合适的间隙，间隙的物理尺寸根据量子芯片的性能参数的需要进行设计确定，需要说明的，第一电容极板21与接地平面GND之间形成电容C01，第二电容极板22与接地平面GND之间形成电容C02，第一电容极板21和第二电容极板22之间形成电容C12,可以根据量子芯片的性能参数计算确定电容C01、电容C02和电容C12的值进而计算确定出第一电容极板21和第二电容极板22的物理尺寸。
在本申请的实施例中，第一约瑟夫森结11和第二约瑟夫森结12将第一电容极板21和包围第一电容极板21的第二电容极板22划分后形成两部分电路，结合图6所示，四者包围的上部分区域为第一区域，四者包围的下部分区域为第二区域，在利用电流I调控磁通量控制量子比特的频率时，带入磁通噪声的电流i的波动在量子比特电路的区域产生一个方向的变化磁场，该变化磁场分别在包围第一区域的电路和包围第二区域的电路形成方向相反的感应电流i1和i2，相反的感应电流可以形成一定程度上的抵消，这降低了噪声对量子比特频率发生偏离的影响，从而有助于将量子比特的频率控制在理想位置。因此，本申请的实施例有助于抑制磁通噪声对量子比特操作精度的影响，将量子比特的频率较精确的控制在对磁通不敏感的位置。
在本申请的一些实施例中，所述第一电容极板21和所述第二电容极板22至少之一可以为环形膜，参照图6至图12所示。具体实施时，所述第一电容极板21和所述第二电容极板22不限于上述的形状，只要所述第二电容极板22能够包围所述第一电容极板21即可，如图7和图8所示。在本申请的另一些实施例中，所述第一电容极板21还可以为圆形膜，如图6和图8所示。可以理解的是，环形膜、圆形膜是在衬底上形成的图案为环形或圆形的薄膜电结构，本申请实施例的量子芯片可以直接利用成熟的半导体工艺将超导材料经过沉积、图案化等获得，沉积的厚度可以是微米级或纳米级，超导材料为在等于或低于临界温度的温度时，例如在大约10-100毫开尔文(mK)或大约4K时，展现超导特性的材料，例如铝、铌、钽或氮化钛等等，具体实施时不限于这几种，在等于或低于临界温度的温度时展现超导特性的材料均可用于形成所述薄膜电结构，例如，铝（Al），铌（Nb），氮化铌（NbN），氮化钛（TiN）和铌钛氮化物（NbTiN）中的一种或多种。
结合图6，并对比图7和图8所示，为了更加的利于量子比特间的耦合，或者是与量子芯片上的其他电元件形成耦合，在本申请的一些实施例中，所述第二电容极板22上形成有用于耦合的电容臂220，所示电容臂220可用与邻近位置的磁通调控信号线4和/或脉冲调控信号线5耦合，也可以用于促进实现Q1、Q2间的耦合，或者是用与读取谐振腔等电路结构的耦合。
在采用两个电容极板的量子芯片的实施例中，所述第一电容极板21为环形膜时，磁通调控信号线4可以采用被所述第一电容极板21包围的布置形式，需要说明的是，所述第一电容极板21不限于环形膜，只要衬底上具有被所述第一电容极板21包围的空置区域，即可以直接利用成熟的半导体工艺形成信号传输线，将信号传输线的一部分形成于该空置区域，即被所述第一电容极板21包围，从而可作为所述磁通调控信号线4。在一实施例中，所述磁通调控信号线4包括至少1匝线圈，如图9所示，线圈的两端可以通过基于TSV的超导柱与衬底的另一表面的信号传输线电和物理的连接，从而利用信号传输线将磁通调控信号从衬底的另一表面传输至所述线圈实现量子比特的磁通调控。
示例性的，结合图10和图11所示，所述磁通调控信号线4可以包括第一线圈41和第二线圈42，且所述第一线圈41和所述第二线圈42相间设置，所述第一线圈41和所述第二线圈42的电流方向相反，从而便于调整互感强度和磁场通量。所述第一线圈41和所述第二线圈42可以是两相对独立的传输线分别绕制形成（如图10所示），也可以是同一传输线沿着不同方向绕制形成（如图11所示）。
结合图12所示，在一些示例中，所述磁通调控信号线4包括串接且绕线方向相反的第一线圈41和第二线圈42，且所述第二线圈42的整体位于所述第一线圈41的整体内。可以理解的是，所述磁通调控信号线4包括串接的两个部分，一部分形成第一线圈41，另一部分形成第二线圈42。鉴于线圈整体绕线方向保持一致时存在中心磁场强、外围磁场弱的现象，容易造成量子芯片上各量子比特的squid结构所处的磁场不均匀，本申请实施例将绕线方向相反的两个线圈串接布置，并且采用第二线圈42的整体位于第一线圈41的整体的内部的形式，相对可以削弱中心磁场、加强外围环形磁场，有助于实现一定程度的均匀，或者是在期望的区域实现可接受的均匀。
可以理解的是，本申请实施例中，串接且绕线方向相反的第一线圈41和第二线圈42也可以是上述的薄膜电路，并且第一线圈41和第二线圈42可以通过光刻、电镀等如上介绍的工艺同步的制备形成。
结合图12所示，在所述衬底上形成的所述磁通调控信号线4包含转接点43，转接点43将信号线划分成两个部分，一部分形成第一线圈41，另一部分形成第二线圈42，第一线圈41中信号线的绕线方向和第二线圈42中信号线的绕线方向相反，并且第一线圈41和第二线圈42在转接点43处实现串接。
在本申请的另一些实施例中，所述第一电容极板21和所述第二电容极板22沿着所述第一约瑟夫森结11和所述第二约瑟夫森结12的连线均呈对称分布，即所述第一电容极板21和所述第二电容极板22的薄膜图形是轴对称形式。在本申请的另一些实施例中，所述第一电容极板21的几何中心与所述第二电容极板22的几何中心在相同的位置。需要说明的是，具体实施时不限于此，所述第一电容极板21和所述第二电容极板22的几何形状、相对于所述第一约瑟夫森结11和所述第二约瑟夫森结12分布影响两个回路的感应电流大小，具体实施时，可以根据两个回路的感应电流的相对大小调整所述第一电容极板21和所述第二电容极板22的几何形状、及相对于所述第一约瑟夫森结11和所述第二约瑟夫森结12分布位置。
在本申请的另一些实施例中，所述第一电容极板21的对地电容C01和所述第二电容极板22的对地电容C02满足以下关系：
Figure 193168DEST_PATH_IMAGE002
或
Figure 15631DEST_PATH_IMAGE003
。根据
Figure 282664DEST_PATH_IMAGE004
，超导量子比特电路中对应的等效比特电容为
Figure 481564DEST_PATH_IMAGE005
，或
Figure 88126DEST_PATH_IMAGE006
，式中，C12为所述第一电容极板21和所述第二电容极板22两者间的电容效应所形成的电容值。因此，可以固定一个电容极板的参数，灵活设计另一个电容极板。这在利用其中一个电容极板与其他电元件结构耦合需要考虑的，例如，利用其中一个电容极板与位于异面的读取谐振腔耦合时，需要根据耦合参数确定，因此，灵活设计程度十分重要。
需要说明的是，本申请实施例中使超导量子比特电路形成有包围第一区域的第一部分电路和包围第二区域的第二部分电路的结构形式还可不限于以上的描述。
采用四个电容极板的量子芯片的实施例
图13为本申请采用四个电容极板的量子芯片的实施结构示意图，Q1和Q2表示位于量子芯片上的两个量子比特。
结合图13所示，在本申请的一实施例中，所述超导量子比特电路包括第一约瑟夫森结11和第二约瑟夫森结12，第一电容极板21和第二电容极板22，以及第三电容极板23和第四电容极板24，其中，所述第一电容极板21和所述第二电容极板22分别独立的位于所述第一约瑟夫森结11的两端，所述第三极板23和所述第四极板24分别独立的位于所述第二约瑟夫森结12的两端，且所述第一电容极板21和所述第四电容极板24之间，以及所述第二电容极板22和所述第三电容极板23之间非接触的交叉电连接。可以理解的是，非接触的交叉电连接可以利用前文所描述的电连接结构形式形成。
图14为本申请磁通调控信号线的一个实施例的结构示意图。
结合图14所示，在本申请实施例提供的量子芯片中，所述磁通调控信号线4和所述超导量子比特电路可形成于同一表面，也可形成于不同的表面。在所述磁通调控信号线和所述超导量子比特电路形成于同一表面时，所述磁通调控信号线也可以位于所述超导量子比特电路的一侧。在所述磁通调控信号线和所述超导量子比特电路形成于不同的表面时，所述磁通调控信号线和所述超导量子比特电路可以各自独立的形成于同一衬底的顶部表面和底部表面，也可以一者形成于一衬底的底部表面和另一者形成于另一衬底的顶部表面，并且一衬底的底部表面和另一衬底的顶部表面对置。在一些实施例中，所述磁通调控信号线4包括线圈。示例性的，所述线圈包括第一线圈41和第二线圈42，且所述第一线圈41和所述第二线圈42相间设置，所述第一线圈41和所述第二线圈42的电流方向相反。
本申请的实施例还提供了一种量子计算机，所述量子计算机包括量子芯片，所述量子芯片上至少设置有本申请的实施例中所述的超导量子比特结构。
这里需要指出的是：以上量子计算机中的量子芯片与上述结构类似，且具有同上述量子芯片实施例相同的有益效果，因此不做赘述。对于本申请量子计算机实施例中未披露的技术细节，本领域的技术人员请参照上述量子芯片实施例的描述而理解，为节约篇幅，这里不再赘述。
本申请实施例提供的一种量子芯片的制造可能需要沉积一种或多种材料，例如超导体、电介质和/或金属。取决于所选择的材料，这些材料可以使用诸如化学气相沉积、物理气相沉积(例如，蒸发或溅射)的沉积工艺或外延技术以及其他沉积工艺来沉积。本申请实施例描述的量子芯片的制备工艺可能需要在制造过程期间从器件去除一种或多种材料。取决于要去除的材料，去除工艺可以包括例如湿蚀刻技术、干蚀刻技术或剥离(lift-off)工艺。可以使用已知的曝光(lithographic)技术(例如，光刻或电子束曝光)对形成本文所述的电路元件的材料进行图案化。
以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (16)

1.一种量子芯片，其特征在于，包括：
超导量子比特电路，所述超导量子比特电路形成包围第一区域的第一部分电路和包围第二区域的第二部分电路；以及，
与所述超导量子比特电路耦合的磁通调控信号线，且同一磁通调控信号线施加的调控信号在所述第一部分电路和所述第二部分电路获得方向相反的感应电流。
2.根据权利要求1所述的量子芯片，其特征在于，所述超导量子比特电路包括：
电容极板；及
第一约瑟夫森结和第二约瑟夫森结，所述第一约瑟夫森结和所述第二约瑟夫森结并联，且所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端均与所述电容极板连接，所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端互连并且接地。
3.根据权利要求2所述的量子芯片，其特征在于，所述超导量子比特电路包括第一电连接结构，所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端通过所述第一电连接结构互连，且所述第一电连接结构与所述电容极板非接触的交叉。
4.根据权利要求2所述的量子芯片，其特征在于，所述超导量子比特电路包括第一电连接结构和第二电连接结构，所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端通过所述第一电连接结构连接，所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端通过所述第二电连接结构连接，且所述第二电连接结构与所述第一电连接结构非接触的交叉。
5.根据权利要求1所述的量子芯片，其特征在于，所述超导量子比特电路包括：
第一电容极板和第二电容极板；及
第一约瑟夫森结和第二约瑟夫森结，所述第一约瑟夫森结和所述第二约瑟夫森结并联，所述第一约瑟夫森结的一端和所述第二约瑟夫森结的一端均与所述第一电容极板连接，且所述第一约瑟夫森结的另一端和所述第二约瑟夫森结的另一端均与所述第二电容极板连接。
6.根据权利要求5所述的量子芯片，其特征在于，所述第一电容极板与所述第二电容极板非接触的交叉。
7.根据权利要求5所述的量子芯片，其特征在于，所述第二电容极板包围所述第一电容极板，且所述第一区域和所述第二区域位于所述第二电容极板和所述第一电容极板之间。
8.根据权利要求7所述的量子芯片，其特征在于，所述第一电容极板和所述第二电容极板沿着所述第一约瑟夫森结和所述第二约瑟夫森结的连线均呈对称分布。
9.根据权利要求8所述的量子芯片，其特征在于，所述第一电容极板的几何中心与所述第二电容极板的几何中心重叠。
10.根据权利要求7至9中任一项所述的量子芯片，其特征在于，所述第一电容极板的对地电容C01和所述第二电容极板的对地电容C02满足以下关系：100C01≤C02，或100C02≤C01。
11.根据权利要求1所述的量子芯片，其特征在于，所述超导量子比特电路包括：
第一约瑟夫森结和第二约瑟夫森结；
第一电容极板和第二电容极板，所述第一电容极板和所述第二电容极板分别独立的位于所述第一约瑟夫森结的两端；以及，
第三电容极板和第四电容极板，所述第三电容极板和所述第四电容极板分别独立的位于所述第二约瑟夫森结的两端；
且所述第一电容极板和所述第四电容极板之间，以及所述第二电容极板和所述第三电容极板之间非接触的交叉电连接。
12.根据权利要求1所述的量子芯片，其特征在于，所述磁通调控信号线和所述超导量子比特电路形成于同一表面，且所述磁通调控信号线位于所述超导量子比特电路的一侧。
13.根据权利要求1所述的量子芯片，其特征在于，所述磁通调控信号线和所述超导量子比特电路形成于不同的表面。
14.根据权利要求12或13所述的量子芯片，其特征在于，所述磁通调控信号线包括线圈。
15.根据权利要求14所述的量子芯片，其特征在于，所述线圈包括第一线圈和第二线圈，且所述第一线圈和所述第二线圈相间设置，所述第一线圈和所述第二线圈的电流方向相反。
16.一种量子计算机，其特征在于，所述量子计算机设置有权利要求1-15任一项所述的量子芯片。
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* Cited by examiner, † Cited by third party
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US9998122B2 (en) * 2016-06-08 2018-06-12 Auburn University Superconducting quantum logic and applications of same
US10540603B2 (en) * 2018-06-19 2020-01-21 Northrop Grumman Systems Corporation Reconfigurable quantum routing
CN110738320B (zh) * 2019-10-11 2022-11-22 北京百度网讯科技有限公司 一种超导电路结构及超导量子芯片、超导量子计算机
CN216286749U (zh) * 2021-10-22 2022-04-12 合肥本源量子计算科技有限责任公司 一种超导量子电路及一种量子计算机
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