CN115248794A - 一种基于通用计算ai芯片的可复用的中继模块及芯片 - Google Patents

一种基于通用计算ai芯片的可复用的中继模块及芯片 Download PDF

Info

Publication number
CN115248794A
CN115248794A CN202211159736.4A CN202211159736A CN115248794A CN 115248794 A CN115248794 A CN 115248794A CN 202211159736 A CN202211159736 A CN 202211159736A CN 115248794 A CN115248794 A CN 115248794A
Authority
CN
China
Prior art keywords
relay
port
external
internal
computing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211159736.4A
Other languages
English (en)
Other versions
CN115248794B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Muxi Integrated Circuit Shanghai Co ltd
Original Assignee
Muxi Integrated Circuit Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Muxi Integrated Circuit Shanghai Co ltd filed Critical Muxi Integrated Circuit Shanghai Co ltd
Priority to CN202211159736.4A priority Critical patent/CN115248794B/zh
Publication of CN115248794A publication Critical patent/CN115248794A/zh
Application granted granted Critical
Publication of CN115248794B publication Critical patent/CN115248794B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及电子设计技术领域，具体涉及一种基于通用计算AI芯片的可复用的中继模块，本发明实施例通过将中继电路集成到计算单元中，计算单元包括计算模块和中继模块，中继模块包括N个中继电路，中继电路包括内部第一端口和内部第二端口；在计算单元上设有与内部端口对应的外部第一端口和外部第二端口；其中计算模块与预选的中继电路相连，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口；通过将中继模块集成到计算单元中并通过将中继模块本身的内部端口与外部端口之间偏移连接的方式，不仅解决了预留中继电路空间的利用率低的问题，同时保证了计算单元可复用性。

Description

一种基于通用计算AI芯片的可复用的中继模块及芯片
技术领域
本发明涉及电子设计技术领域，具体涉及一种基于通用计算AI芯片的可复用的中继模块及芯片。
背景技术
通用计算AI芯片的内部包括很多计算单元，每个计算单元的物理结构相同，计算单元具有可复用的特点，每个计算单元与中央单元连接，其中中央单元可以是控制单元或者二级缓存等。对于同步时钟电路的设计，每个计算单元与中央单元之间的物理距离越大，在连接时需要经过的中继电路（repeator）的数量越多，其中中继电路采用寄存器实现中继功能。如图1所示，图1为目前大规模集成电路中通常采用的计算单元100与中央单元200的连接示意图，以4个计算单元为例，随着计算单元100与中央单元200之间的距离增大而增加中继电路301，计算单元100与中央单元200之间距离越远增加的中继电路301的数量越多，并且该种连接方式需要在芯片的内部单独预留一块物理空间300用来配置相应的中继电路，由于在芯片中是按照矩形的形式来划分空间，按照该划分规则来划分相应的物理空间需要覆盖该列计算单元配置的所有中继电路301，并且一般预留的物理空间会比实际使用的空间大，预留的物理空间如图1中的虚线框所示，该空间的利用率低，浪费了芯片的物理空间，并且在预留的物理空间中配置相应的中继电路会耗费额外的资源，例如设计和加工成本等。
发明内容
为了解决上述技术问题，本发明的目的在于提供一种基于通用计算AI芯片的可复用的中继模块及芯片，所采用的技术方案具体如下：
第一方面，本发明实施例一个实施例提供了一种基于通用计算AI芯片的可复用的中继模块，其特征在于，该中继模块集成于计算单元中，所述AI芯片包括计算单元阵列和中央单元，每个计算单元的内部结构相同；所述计算单元包括相互独立的计算模块和中继模块，其中所述中继模块包括若干个独立的中继电路，所述中继模块中中继电路的数量等于在计算单元阵列中每列计算单元的数量；每个中继电路包括中继电路本身的内部端口和计算单元上对应配置的外部端口，其中内部端口包括在计算单元内部每个中继电路本身的内部第一端口和内部第二端口，所述内部第一端口和内部第二端口为中继电路两个不同的双向端口；其中外部端口包括在计算单元上为每个中继电路对应配置的外部第一端口和外部第二端口，所述外部第一端口和外部第二端口位于计算单元的相对侧；基于每个计算单元，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口，使每列计算单元中相邻计算单元依次通过外部第一端口和外部第二端口顺序连接至中央单元。
第二方面，本发明实施例另一个实施例提供了一种芯片，该芯片包括上述一种基于通用计算AI芯片的可复用的中继模块。
本发明具有如下有益效果：
本发明实施例通过将中继电路集成到计算单元中，计算单元包括计算模块和中继模块，中继模块包括N个中继电路，中继电路包括内部第一端口和内部第二端口；在计算单元上设有与内部端口对应的外部第一端口和外部第二端口；其中计算模块与预选的中继电路相连，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口；通过将中继模块集成到计算单元中并通过将中继模块本身的内部端口与外部端口之间偏移连接的方式，不仅解决了预留中继电路空间的利用率低的问题，同时保证了计算单元可复用性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1为本发明一个实施例所提供的现有技术中中继电路与中央单元的连接结构示意图；
图2为本发明一个实施例所提供的中继电路与中央单元的连接结构示意图；
图3为本发明一个实施例所提供的一种基于通用计算AI芯片的可复用的中继模块的示意图；
图4为本发明一个实施例所提供的距离最远的计算模块通过中继电路与中央单元的连接结构示意图；
图5为本发明另一个实施例所提供的中继模块及通过中继电路与中央单元的连接结构示意图；
图6为本发明另一个实施例所提供的第二内部端口偏移的中继模块及通过中继电路与中央单元的连接结构示意图。
具体实施方式
为了更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种基于通用计算AI芯片的可复用的中继模块及芯片，其具体实施方式、结构、特征及其功效，详细说明如下。在下述说明中，不同的“一个实施例”或“另一个实施例”指的不一定是同一实施例。此外，一个或多个实施例中的特定特征、结构、或特点可由任何合适形式组合。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。
下面结合附图具体的说明本发明所提供的一种基于通用计算AI芯片的可复用的中继模块及芯片的具体方案。
请参阅图2，其示出了本发明一个实施例提供的一种基于通用计算AI芯片的可复用的中继模块的系统框图，该中继模块集成于计算单元中，所述AI芯片包括计算单元阵列和中央单元，每个计算单元的内部结构相同；所述计算单元包括相互独立的计算模块和中继模块，其中所述中继模块包括若干个独立的中继电路，所述中继模块中中继电路的数量等于在计算单元阵列中每列计算单元的数量；每个中继电路包括中继电路本身的内部端口和计算单元上对应配置的外部端口，其中内部端口包括在计算单元内部每个中继电路本身的内部第一端口和内部第二端口，所述内部第一端口和内部第二端口为中继电路两个不同的双向端口；其中外部端口包括在计算单元上为每个中继电路对应配置的外部第一端口和外部第二端口，所述外部第一端口和外部第二端口位于计算单元的相对侧；基于每个计算单元，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口，使每列计算单元中相邻计算单元依次通过外部第一端口和外部第二端口顺序连接至中央单元。
由于GPU本身的特点，在GPU的内部设置有大量的计算单元，计算单元内部的结构相同，构成N行M列的计算单元阵列，每个计算单元需要分别与相应的中央单元相连，其中中央单元可以是控制单元、二级地址翻译单元或者二级数据缓存等。
为了表述方便，本发明将集成到计算单元内部的多个中继电路称为中继模块，将计算单元中除了中继模块之外的物理架构称为计算模块，该计算模块的实质为改进前GPU内部的计算单元（Compute Unit，CU），下文不再声明。
其中，计算单元的内部结构相同是指计算单元的物理结构相同，具有可复用性，在进行可物理实现的数字版图设计时只需要对其中的一个计算单元进行设计即可完成计算单元阵列的整体设计，并且计算单元中由于集成了中继电路，不需要在外部预留物理空间配置中继电路，因此计算单元能够节省芯片的物理空间，由于计算单元的可复用性还能够节省中继电路在设计和加工等的成本。
需要说明的是，将中继电路集成到计算单元中，中继电路仅作为桥接连线的作用，并不参与计算，在此计算单元仅作为承载的作用。在其他实施例中，对于芯片中其他大量重复单元并且每个单元需要通过中继电路连接另一个其他单元时，还可以将该重复单元作为承载中继器的载体。
对于N行M列的计算单元阵列，每列共计N个计算单元，由于距离中央单元最远的计算单元需要经过N个中继电路与中央单元相连，为了达到计算单元可复用的目的，需要满足的条件是计算单元的结构相同，因此集成到计算单元的中继电路的数量需要与计算单元的数量相等，因此在每个计算单元中集成N个中继电路，中继电路之间相互独立。
在将中继电路集成到计算单元之后，相应的计算单元中的计算模块需要通过该列计算单元集成的中继电路连接中央单元。如果在计算单元的内部采用传统的布线方式，例如将中继电路的内部端口和外部端口顺序对应连接，对于同一列计算单元中，距离中央单元最远的计算单元与第一个中继电路相连，下一个计算单元则需要与第二个中继电路相连，以此类推，由于在计算单元的内部布线不一致会导致计算单元无法复用，无法复用的话则需要对每个计算单元做针对性的设计，如此会耗费大量的资源。为了达到可复用的目的，本发明实施例中为了达到每个计算单元中中继电路的布线设计相同的目的，通过将中继电路本身的内部端口与计算单元上的外部端口之间按照顺序偏移的连接方式进行连线，进而达到可复用的目的，本发明实施例不仅能够解决预留空间利用率较低的问题，同时保持了计算单元可复用的特点。
具体的，以每列为四个计算单元并且中继模块中内部第一端口依次顺序连接相邻中继电路对应的外部第一端口为例，请参阅图2，图中示出了结构相同的可复用的计算单元，为了方便区分可复用的计算单元和外部布线，在图2中将计算单元之外的不属于可复用计算单元的外部连线设置为灰色。如图2所示，随着计算单元与中央单元之间的距离的增加，每经过一个计算单元都需要增加一个中继电路，因此每个计算单元中的中继电路的数量等于每列计算单元的数量，因此对于每列四个计算单元的计算单元阵列来说，在计算单元中集成的中继电路的数量为四个，图2中的第一计算单元10、第二计算单元20、第三计算单元30和计算单元40的结构相同。在图2中的每个计算单元的放大结构如图3所示，每个计算单元包括计算模块11和中继模块12，中继模块12包括4个相同结构的中继电路：第一中继电路01、第二中继电路02、第三中继电路03和第四中继电路04，中继电路本身的内部端口包括两个不同的双向端口，其中，每个中继电路的两个双向端口分别为内部第一端口和内部第二端口，在计算单元上为中继电路配置对应的外部第一端口和外部第二端口；其中，第一中继电路01的两个内部双向端口分别为内部第一端口a01和内部第二端口b01，在第一计算单元上第一中继电路01配置对应的外部第一端口a11和外部第二端口b11；第二中继电路02的两个双向端口分别为内部第一端口a02和内部第二端口b02，在计算单元上第二中继电路02对应配置外部第一端口a12和外部第二端口b12；第三中继电路03的两个双向端口分别为内部第一端口a03和内部第二端口b03，在计算单元上第三中继电路03对应配置外部第一端口a13和外部第二端口b13；第四中继电路04的两个双向端口分别为内部第一端口a04和内部第二端口b04，在计算单元上第四中继电路04对应配置外部第一端口a14和外部第二端口b14。其中，第一中继电路01为预设的中继电路，预设的中继电路的内部第一端口a01与计算单元内部的计算模块11相连，预设的中继电路的内部第二端口b01与外部第二端口b11连接；第二中继电路02、第三中继电路03和第四中继电路04的内部第二端口分别与外部第二端口对应连接,也即第二中继电路02的内部第二端口b02与外部第二端口b12连接，第三中继电路03的内部第二端口b03与外部第二端口b13连接，第四中继电路04的内部第二端口b04与外部第二端口b14连接；第二中继电路02的内部第一端口a02与外部第一端口a11连接，第三中继电路03的内部第一端口a03与外部第一端口a12连接，第四中继电路04的内部第一端口a04与外部第一端口a03连接。
请参阅图2，以距离中央单元最远的第一计算单元10为例来说明计算单元10依次经过4个计算单元中集成的中继电路连接中央单元的路径。具体的，由于第一计算单元10、第二计算单元20、第三计算单元30和计算单元40处于计算单元阵列中的同一列，且同一列的计算单元对齐设置，因此相邻计算单元的外部端口在物理空间上一一对应，将相邻计算单元之间的对应端口连接起来即可达到将第一计算单元通过中继电路连接中央单元的目的。如图4中所示，为了更好的展示和理解，将所经过的路径连线在图4中设置为突出的黑色线条表示，以突出第一计算单元10依次连接经过的中继电路的连接关系，由于第一计算单元10的计算模块11依次通过预设的中继电路的内部第一端口a01连接第一中继电路01，通过第一中继电路01的内部第二端口b01与外部第二端口b11连接，通过外部第二端口b11与第二计算单元20的外部第一端口a11连接，此时计算模块11经过了一个中继电路；由于第一计算单元10与第二计算单元20之间的对应端口连接，对于第二计算单元20的内部，由于通过第二计算单元20的外部第一端口a11与第二中继电路02的内部第一端口a02连通，然后再通过二中继电路02的内部第二端口b02与外部第二端口b12连通第三计算单元30的外部第一端口a13，此时计算模块共计经过了两个中继电路；又由于第二计算单元20与第三计算单元30之间的对应端口连接，同理对于第三计算单元30的内部，由于通过第三计算单元30的外部第一端口a13与第三计算单元30的第三中继电路03的内部第一端口a03连通，然后再通过第三中继电路03的内部第二端口b03与外部第二端口b13连通第四计算单元40的外部第一端口a14，此时计算模块共计经过了三个中继电路；又由于第三计算单元30与第四计算单元40之间的对应端口连接，对于第四计算单元40的内部，由于通过第四计算单元40的外部第一端口a14与第四中继电路04的内部第一端口a04连通，然后再通过第四中继电路04的内部第二端口b04与外部第二端口b14连通中央单元200，此时计算模块共计经过了四个中继电路。由以上的分析可知，上一个计算单元中某一个中继电路与下一个计算单元中顺序相邻中继电路相连。
综上所述，本发明实施例通过将中继电路集成到计算单元中，计算单元包括计算模块和中继模块，中继模块包括N个中继电路，中继电路包括内部第一端口和内部第二端口；在计算单元上设有与内部端口对应的外部第一端口和外部第二端口；其中计算模块与预选的中继电路相连，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口；通过将中继模块集成到计算单元中并通过将中继模块本身的内部端口与外部端口之间偏移连接的方式，不仅解决了预留中继电路空间的利用率低的问题，同时保证了计算单元可复用性。
优选的，如图5所示，由于最后一个中继电路所配置的外部第一端口并没有达到实际的连接作用，处于悬空的状态，因此，在所述计算单元上未配置中继模块中最后一个中继电路的外部第一端口，在未配置第四中继电路的外部第一端口的情况下，其连接电路如图4所示。
请参阅图6，优选的，所述中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口为：中继模块中内部第二端口依次顺序连接相邻中继电路对应的外部第二端口。
请参阅图2或者图3，优选的，所述预选的中继电路为中继模块中最外侧的中继电路。
请参阅图2或者图3，优选的，所述N个独立的中继电路沿预设方向按顺序排列。其中预设方向可以是计算单元的行延伸的方向，还可以是如图3所示的预设方向是计算单元的列延伸的方向。
基于相同发明构思，本发明实施例还提供了一种芯片，在该芯片中的计算单元中包括上述任意一项实施例所提供的一种基于通用计算AI芯片的可复用的中继模块，其中上述实施例已经详细的描述了一种基于通用计算AI芯片的可复用的中继模块，不再赘述。
需要说明的是：上述本发明实施例先后顺序仅仅为了描述，不代表实施例的优劣。且上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于通用计算AI芯片的可复用的中继模块，其特征在于，该中继模块集成于计算单元中，所述AI芯片包括计算单元阵列和中央单元，每个计算单元的内部结构相同；所述计算单元包括相互独立的计算模块和中继模块，其中所述中继模块包括若干个独立的中继电路，所述中继模块中中继电路的数量等于在计算单元阵列中每列计算单元的数量；每个中继电路包括中继电路本身的内部端口和计算单元上对应配置的外部端口，其中内部端口包括在计算单元内部每个中继电路本身的内部第一端口和内部第二端口，所述内部第一端口和内部第二端口为中继电路两个不同的双向端口；其中外部端口包括在计算单元上为每个中继电路对应配置的外部第一端口和外部第二端口，所述外部第一端口和外部第二端口位于计算单元的相对侧；基于每个计算单元，计算模块与预选的中继电路的内部第一端口连接，中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口，使每列计算单元中相邻计算单元依次通过外部第一端口和外部第二端口顺序连接至中央单元。
2.根据权利要求1所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口为：中继模块中内部第一端口依次顺序连接相邻中继电路对应的外部第一端口。
3.根据权利要求1所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述中继模块中相同的内部端口依次顺序连接相邻中继电路对应的外部端口为：中继模块中内部第二端口依次顺序连接相邻中继电路对应的外部第二端口。
4.根据权利要求1-3任意一项所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述计算单元上未配置中继模块中最后一个中继电路的外部第一端口。
5.根据权利要求1所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述预选的中继电路为中继模块中最外侧的中继电路。
6.根据权利要求1所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述N个独立的中继电路沿预设方向按顺序排列。
7.根据权利要求6所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述预设方向为计算单元的行延伸的方向。
8.根据权利要求6所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述预设方向为计算单元的列延伸的方向。
9.根据权利要求1所述的一种基于通用计算AI芯片的可复用的中继模块，其特征在于，所述中央单元为控制单元、二级地址翻译单元或者二级数据缓存。
10.一种芯片，其特征在于，该芯片包括权利要求1-9任意一项所述的中继模块。
CN202211159736.4A 2022-09-22 2022-09-22 一种基于通用计算ai芯片的可复用的中继模块及芯片 Active CN115248794B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211159736.4A CN115248794B (zh) 2022-09-22 2022-09-22 一种基于通用计算ai芯片的可复用的中继模块及芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211159736.4A CN115248794B (zh) 2022-09-22 2022-09-22 一种基于通用计算ai芯片的可复用的中继模块及芯片

Publications (2)

Publication Number Publication Date
CN115248794A true CN115248794A (zh) 2022-10-28
CN115248794B CN115248794B (zh) 2022-12-23

Family

ID=83699228

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211159736.4A Active CN115248794B (zh) 2022-09-22 2022-09-22 一种基于通用计算ai芯片的可复用的中继模块及芯片

Country Status (1)

Country Link
CN (1) CN115248794B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198978B1 (en) * 1997-08-08 2001-03-06 Nec Corporation Semiconductor integrated circuit designing system taking insertion of repeaters into consideration and designing method thereof
US20080066040A1 (en) * 2006-08-18 2008-03-13 Taylor Stuart A Integrated Circuit Chip With Repeater Flops and Method for Automated Design of Same
CN114116596A (zh) * 2022-01-26 2022-03-01 之江实验室 面向片上神经网络的基于动态中继的无限路由方法和架构
US20220164504A1 (en) * 2020-11-20 2022-05-26 Intel Corporation Technologies for circuit design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198978B1 (en) * 1997-08-08 2001-03-06 Nec Corporation Semiconductor integrated circuit designing system taking insertion of repeaters into consideration and designing method thereof
US20080066040A1 (en) * 2006-08-18 2008-03-13 Taylor Stuart A Integrated Circuit Chip With Repeater Flops and Method for Automated Design of Same
US20220164504A1 (en) * 2020-11-20 2022-05-26 Intel Corporation Technologies for circuit design
CN114116596A (zh) * 2022-01-26 2022-03-01 之江实验室 面向片上神经网络的基于动态中继的无限路由方法和架构

Also Published As

Publication number Publication date
CN115248794B (zh) 2022-12-23

Similar Documents

Publication Publication Date Title
US11841816B2 (en) Network-on-chip data processing method and device
US9564902B2 (en) Dynamically configurable and re-configurable data path
EP2641189B1 (en) Unified network architecture for scalable super-calculus systems
US4616358A (en) Switching matrix network
US20090245135A1 (en) Flexible network switch fabric for clustering system
US11017290B2 (en) Signal processing module, especially for a neural network and a neuronal circuit
US7734896B2 (en) Enhanced processor element structure in a reconfigurable integrated circuit device
US11750531B2 (en) FPGA-based virtual fabric for data center computing
CN111339008B (zh) Vpx平台架构综合射频系统
CN115248794B (zh) 一种基于通用计算ai芯片的可复用的中继模块及芯片
CN103617301A (zh) 基于dsp与fpga的多通道数据采集处理设备
CN107562549A (zh) 基于片上总线和共享内存的异构众核asip架构
WO2009036618A1 (fr) Dispositif d'interconnexion distribuée par bus partagé
CN215341078U (zh) 存储访问电路、集成芯片及电子设备
CN114817111B (zh) 支持多卡并行的嵌入式智能计算装置
CN103257842A (zh) 一种加法进位信息输出的方法和一种加法器
US11579875B2 (en) Computing chip, hashrate board and data processing apparatus
US9750135B2 (en) Dual faced ATCA backplane
CN115563052A (zh) 存储访问电路、集成芯片、电子设备及存储访问方法
CN109933369B (zh) 集成单指令多数据流架构人工智能模块的系统芯片
US20190373346A1 (en) Network and Method for a Data Center
CN111078624B (zh) 片上网络处理系统和片上网络数据处理方法
CN114520689A (zh) 光纤的连接方法及装置、存储介质、电子装置
CN115443415A (zh) 芯片测试电路及电路测试方法
CN117369769A (zh) 一种多功能向量算法加速器的动态重构方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant