CN115221837A - 一种InP HBT与CMOS器件异构集成的PDK开发方法 - Google Patents

Abstract

一种InP HBT与CMOS器件异构集成的PDK开发方法，步骤为：分别获取InP HBT与CMOS半导体工艺信息，对上述半导体工艺信息中重复的层次标识layer number进行修改分别合并techfile.tf文件、display.drf文件，并将InP_HBT.layermap、CMOS.layermap合并为HI.layermap文件；创建异构集成库HI；创建单个器件的symbol视图，并设置所述器件的CDF参数属性；在skill文件夹下创建common.il文件，在启动virtuoso工具时，自动导入callback回调函数；创建单个器件版图pcell；使用Calibre工具来进行设计规则检查DRC和版图原理图一致性检查LVS。本发明的PDK开发方法，高效完成了不同工艺库合并，成功突破了集成电路领域一些复杂难题，明显缩短开发周期，有效地提高了设计开发人员工作效率。

Description

一种InP HBT与CMOS器件异构集成的PDK开发方法

技术领域

本发明属于集成电路计算机辅助设计IC CAD领域和半导体技术领域，具体涉及一种InP HBT与CMOS器件异构集成的PDK开发方法。

背景技术

主流的半导体集成电路材料有元素半导体和化合物半导体两大类，两类半导体材料的特性就使得单一半导体工艺集成电路具有一定的局限性，但如果能将两者结合，就可以突破集成电路设计领域一些不能解决的难题。而异构集成为这个突破提供了可能，它是指将多个不同工艺节点单独制造的芯片封装到一个芯片内部，它作为超越摩尔定律发展的重要手段之一，具有增加芯片功能、可靠性高和成本低的优势。

PDK是一套完整的半导体工艺设计工具包。当开始应用新的半导体工艺时，首先需开发一套相关PDK以减少反复设计造成的损失。PDK包含器件符号、参数、仿真模型、器件版图、版图层次定义、物理规则验证等信息。

目前已有针对一种工艺的PDK开发方法，但两种完全不同的工艺库进行异构集成即PDK合并时，在版图半导体工艺信息、物理验证规则等需衔接的部分如何处理是PDK开发的难点。并且提供virtuoso工具异构集成的整套PDK开发方法是目前亟待解决的问题。

发明内容

本发明公开一种virtuoso工具下InP HBT与CMOS器件异构集成的PDK开发方法，该方法通过合并两个PDK工艺器件库实现集成，避免重复开发浪费时间并且提高集成电路设计效率。Ⅲ-Ⅴ族器件与Si基CMOS器件的异构集成，需先制作Si基CMOS器件和Ⅲ-Ⅴ族器件，最后进行两者的互连。考虑到Si基CMOS器件的制造在模拟代工厂完成，而InP HBT及后续的互连工艺均在化合物代工厂完成，则需在保持CMOS器件库PDK基本不变或微小改动的基础上进行异构集成PDK开发。

本发明的技术方案为：

一种InP HBT与CMOS器件异构集成的PDK开发方法包括以下步骤：

S1分别获取InP HBT与CMOS半导体工艺信息，对上述半导体工艺信息中techfile.tf文件、display.drf文件、InP_HBT.layermap文件和CMOS.layermap文件中重复的层次标识layernumber进行修改分别合并techfile.tf文件、display.drf文件，并将InP_HBT.layermap、CMOS.layermap合并为HI.layermap文件；

S2使用virtuoso工具创建异构集成库HI；

S3在所述异构集成库HI中创建单个器件的symbol视图，并设置所述器件的CDF参数属性；

S4在所述异构集成库HI中，创建skill文件夹，并在skill文件夹下创建common.il文件，在启动virtuoso工具时，自动导入common.il文件中器件参数的callback回调函数；

S5创建单个器件版图pcell；

S6使用Calibre工具来进行设计规则检查DRC和版图原理图一致性检查LVS。

作为优选，所述步骤S1中，修改所述重复的层次标识layernumber的方法为：CMOS半导体工艺和InP HBT半导体工艺在异构集成时版图层次标识layernumber可能重复；在linux系统下运行python语言编写的代码脚本，将CMOS.layermap文件内容添加到HI.layermap文件中，在添加后的HI.layermap文件中标出layernumber重复的InP HBT工艺库层次名layer，并将InP HBT工艺库剩余层次layer以及对应的layernumber添加到HI.layermap文件中，其中金属层的layer、layernumber以CMOS器件库为基准；修改techfile.tf文件和display.drf文件中重复的layer、layernumber，并分别进行文件的合并。

作为优选，所述步骤S2中，利用所述virtuoso工具，创建所述异构集成库HI时在virtuoso工具中弹出的界面中选择“Compile an ASCII technology file”按钮，并连接到在所述S1步骤中合并后的techfile.tf文件，使首次编译后的ASCII格式工艺技术文件与所述异构集成库HI相关联。

作为优选，所述步骤S3中，按以下两种方式中的任一种处理symbol视图：

方式1：所述单个器件的symbol视图是按照一定尺寸比例利用线条绘制的，在所述symbol视图中添加标注并设置pin脚；

方式2：直接从已有PDK库中复制器件symbol文件夹到异构集成库HI中；

在virtuoso工具中，新建与异构集成库HI有attach关系的测试库；创建测试库下的器件名cell和视图view，view选择schematic视图，在schematic视图中调用器件来查看异构集成库器件的symbol视图的属性。

作为优选，所述步骤S3中，所述器件CDF参数包括：器件参数名称、参数默认值、参数数据类型、器件对应模型名、callback函数名以及网表设置信息；按以下两种方式中的任一种设置CDF参数：

方式1：设置方式为在virtuoso工具CDF Edit界面直接编辑；

方式2：设置方式也可以为在virtuoso工具CIW窗口中，使用load命令导入器件CDF参数相关内容的skill代码文件。

作为优选，所述步骤S4中，所述common.il文件中器件参数的所述callback回调函数运用skill代码编写，所述skill代码中函数名与CDF参数中callback栏函数名一致；添加common.il文件或者其加密文件common.cxt的路径到libInit.il初始化文件中，通过virtuoso工具自动读取libInit.il文件，从而调入callback函数；对所述common.il文件的加密方式为：依次使用virtuoso工具中内嵌的setContext函数、saveContext函数和loadContext函数对common.il文件进行处理，在skill文件夹下自动生成64bit文件夹及所述64bit文件夹中的common.cxt文件。

作为优选，所述步骤S5中，所述器件版图pcell的创建方式为：编写skill代码复现器件版图层次的图形块奇偶变化、复制平移、拉伸、角度变化规律，先绘制简单图形结构，再根据复杂图形与简单图形结构的逻辑关系绘制其余形状，最终在virtuoso工具中使用load函数导入所有skill代码；也可以通过virtuoso工具自带的Pcell插件进行复制拉伸操作直接绘制版图形状，形成参数化单元；使用virtuoso工具中内嵌encrypt函数将所述版图的layout.il文件加密成layout.ile格式。

作为优选，所述步骤S6中，所述设计规则检查DRC验证包括以下步骤：

步骤D1、解决金属层DRC冲突问题：先注释重复规则，再以CMOS器件独有的某个工艺层为参考，与金属层进行逻辑关系运算，分清InP HBT和CMOS器件中各自的金属层，再对运算后金属层做DRC验证；

步骤D2、打开CMOS器件的DRC文件，并使用include函数，将CMOS器件的DRC文件与InP HBT器件的DRC文件连接起来；

步骤D3、在所述测试库的layout视图中，放入器件版图pcell，使用Calibre工具进行异构集成库的DRC验证。

作为优选，所述步骤S6中，所述版图原理图一致性检查LVS验证包括以下步骤：

步骤L1、复制symbol视图到auLvs视图，将器件auLvs视图中pin脚与CDF参数编辑界面中auLvs选项下输出端口的命名设置为一致；

步骤L2、当器件的跟踪参数属性trace property与所述virtuoso工具内嵌的元素类型默认的跟踪参数属性trace property不一致时，创建empty_subckt.sp文件，在empty_subckt.sp文件中自定义器件端口引脚、元素类型，在LVS文件中设置器件的跟踪参数属性trace property、器件端口引脚，并重复步骤L1操作；

步骤L3、打开CMOS器件的LVS文件，并使用include函数，将CMOS器件的LVS文件与InP HBT器件的LVS文件连接起来，共同构成异构集成库的LVS规则文件；

步骤L4、将异构集成库HI的待测器件分别放入所述测试库中的schematic视图和layout视图中，所述待测器件的电路连接方式在schematic视图和layout视图中是相同的，schematic视图中用金属线连接器件，layout视图中金属层连接器件；使用Calibre工具进行异构集成库的LVS验证，Calibre工具默认设置自动导出网表，在Calibre工具的SpiceFiles位置添加empty_subckt.sp文件路径，以识别该器件。

作为优选，所述采用的集成工艺是采用CMOS、InP HBT器件利用通孔、微凸块互连集成。

相较于现有技术，本申请提供的Virtuoso工具下InP HBT与CMOS器件异构集成的PDK开发方法，整理完善两种不同半导体材料及互连结构的版图工艺层次信息、补充单个器件内容、合并物理验证规则，为异构集成工艺提供了现实参考，避免在实际集成电路中设计错误造成资源浪费。合并已有InP HBT与CMOS器件PDK器件库，为所有元素半导体和化合物半导体材料异构集成的PDK开发提供一种参考模板，从而加快整个行业PDK开发进度，提高工作效率。

附图说明

附图用来提供对本发明的进一步理解，与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本申请实施例提供的版图层次信息处理过程的示意图；

图2为本申请实施例提供的异构集成PDK开发流程示意图。

具体实施方式

一、工艺技术文件

获取代工厂提供的InP HBT与CMOS半导体工艺信息中的techfile.tf文件、display.drf文件、InP_HBT.layermap文件和CMOS.layermap文件，分别合并techfile.tf文件、display.drf文件，并将InP_HBT.layermap文件、CMOS.layermap文件合并为HI.layermap文件，这些文件中包含层次名layer的定义、层次标识layer number、显示颜色的填充样式等工艺技术信息。

模拟工艺库包含CMOS器件，化合物工艺库包含InP HBT器件和互连结构器件。模拟工艺技术文件和化合物工艺技术文件中版图层次名layer除金属层以外基本不同，但layernumber可能会有重复，需筛选出相同layer number，并进行修改。对于异构集成库层次信息的整理统计，可手动进行，但不适用于层次数量很多的情况，工作量太大，可以考虑运用代码脚本来解决这个问题，节省时间。

为便于处理，本发明异构集成库中金属层的layer、layernumber以CMOS工艺库为基准。运用代码脚本识别InP_HBT.layermap文件和CMOS.layermap文件中相同的layernumber，将CMOS.layermap文件内容添加到HI.layermap文件中，在文件中重点标出相同layer number的InP HBT工艺库层次名layer，并将InP HBT工艺库剩余层次layer以及其对应的layernumber自动添加到HI.layermap文件中。若有重复的layer number，根据工艺要求协商更改一方的layer number，要求做到所有层次无重复，本发明中主要更改InP_HBT库的layer、layernumber。修改techfile.tf和display.drf文件中layer、layer number，并分别合并文件。版图层次处理过程如图1所示。采用简单、解释性、面向对象的python语言编写代码脚本，在linux系统下运行此文件test.py。test.py代码如下。

二、异构集成库

异构集成的Library名称为HI(Heterogeneous integration)。采用的集成工艺是CMOS和InP HBT利用通孔、微凸块集成互连。利用virtuoso工具新建异构集成库HI，在弹出的界面中选择“Compile an ASCII technology file”按钮，并连接到合并后的techfile.tf文件，使首次编译后的ASCII格式工艺技术文件与异构集成库相关联。

三、器件symbol设置

器件的symbol是表征器件的视图方式，是按照一定尺寸比例利用线条绘制而成的，symbol视图中添加标注并自定义pin脚；也可以复制已有PDK工程下器件的symbol文件夹到异构集成库文件夹下，节省时间。标注包括cdsName、cdsParam、cdsTerm三部分标签，cdsName的Choice为analog instance label；cdsParam的Choice为analog deviceannotate；cdsTerm的Choice为analog pin annotate，并且三者的Type都为ILLabel。

在virtuoso工具中，新建与异构集成库HI有attach关系的测试库，创建测试库下的器件名cell和视图view，view选择schematic选项，在此视图中调用器件来查看异构集成库器件的symbol属性。

四、CDF参数属性

CDF(组件描述格式)描述器件属性，具体体现为器件参数名称、参数默认值、参数的数据类型、器件模型名、callback函数名以及各种类型视图模式等。例如nmos器件CDF参数有w、l、fingers、m、tap等；pmos器件CDF参数有w、l、fingers、m、tap等；HBT器件CDF参数有WE、LE、NE。callback回调函数决定器件参数最小值、最大值和参数间一些逻辑运算关系。

根据器件的属性设置CDF参数的方式有两种：可以在virtuoso工具CDF Edit界面直接修改；也可以编写skill语言代码，在virtuoso工具CIW窗口使用load命令导入参数设置。

五、callback回调函数设置

virtuoso工具下所有器件的callback回调函数都放在common.il文件中，同时代码中函数名与CDF参数中callback栏函数名一致，才可实现调用。代码中可设置该器件参数的最大值最小值，若参数取值小于最小值则强制赋值为最小值，若参数取值大于最大值则强制赋值为最大值。

libInit.il文件中设置软件启动要加载的文件目录，包含skill文件夹下的common.il文件或者其加密格式common.cxt。common.il文件中还包含栅格大小的定义、非内嵌矩形绘图函数定义、接触孔填充循环函数等内容。common.il文件有两种读取方式，一种是直接在virtuoso工具CIW窗口进行使用load命令操作，但该操作只对参数进行当前一次范围限定，若重启软件则界定不存在；另一种是把common.il的路径添加到libInit.il中，virtuoso工具重启会自动加载libInit.il文件，进而调用common.il文件中的各种函数，一般采用此方式。

virtuoso工具中使用setContext、saveContext和loadContext一系列函数处理common.il文件，在skill文件夹下自动生成64bit文件夹及64bit文件夹中的common.cxt加密格式文件。

分别创建测试库的schematic、layout视图，在界面中调入器件symbol、pcell，给器件参数任意赋值，观察参数变化，从而判断callback回调函数有无起作用、CDF参数是否设置正确。

六、版图pcell

器件的版图与工艺密切相关，对应工厂进行光刻、掩模、沉积、外延等一系列制造手段。在半导体制程中，掩膜和光刻工艺决定着器件的极限尺寸。

版图在virtuoso工具下体现为多种层次的几何形状拼接，器件版图pcell创建方式为：一方面可以通过编写skill代码来复现器件版图层次的图形块奇偶变化、复制平移、拉伸、角度变化规律，先绘制简单图形结构，再根据复杂图形与简单图形结构的逻辑关系绘制其余形状，最终在virtuoso工具中使用load函数导入所有skill代码；另一方面可以通过virtuoso工具自带的Pcell插件进行复制拉伸直接绘制版图，形成参数化单元。

为验证异构集成库中器件pcell各项内容无误，在新建的测试库layout视图中调入器件版图pcell，对比不同参数下版图尺寸合理性。virtuoso工具中内嵌encrypt函数将layout.il文件加密成layout.ile格式。

在virtuoso工具运用skill语言进行PDK开发，主要是进行CDF参数、callback函数、版图pcell几部分的编码。virtuoso工具可以通过CIW、Bindkey、Form、Menu等多种方式调用skill函数，送到skill语言的解释器来执行各种操作。在virtuoso中图形界面的各种变化，都是通过底层skill函数或代码脚本实现。

七、物理验证规则

物理验证规则：设计规则检查DRC、版图原理图一致性检查LVS。本发明使用Calibre工具来进行DRC、LVS规则的验证。准备插件：在工作目录添加.cdsinit文件，文件中设置Calibre工作环境，即load导入安装包内calibre.skl文件。与Assura相比，CalibreDRC和Calibre LVS验证准确度高，检查内容丰富，运行速度快；而Assura运行速度较慢，容量小，内核算法较慢。

(1)DRC规则验证

DRC规则检查包括宽度、间距、层次包含关系、天线规则和密度检查等。版图设计检查中的每条规则都有其特定含义，如CMOS器件中的多晶硅栅最小栅长，即电路的基本尺寸，是为了保证器件物理特性；阱与阱最小间距，是为了防止不同电位的阱间干扰；孔与孔的间距，是保证良好的接触。考虑到器件各种物理效应的影响，只有完全通过设计规则检查DRC验证的器件才能进入到生产线。

随着晶体管尺寸的减小，要检查的设计规则数量急剧增长。金属层数量的增加和异构集成的实现可能造成设计规则重复，以至于存在很大的错误风险。设计规则检查DRC验证包括以下步骤：

步骤1：解决异构集成造成的DRC冲突问题。针对金属层不同工艺DRC冲突提出解决方法，先把原始重复的规则注释，再以CMOS器件独有的工艺层为参考，与金属层进行一定逻辑关系操作，分开理清两类器件中金属层，再对运算后金属层做设计规则检查，本发明以CMOS器件的接触孔CT层作为参考，金属层规则区分，体现在CMOS器件要求M1金属层最小宽度为0.23um，而InP HBT器件要求M1金属层最小宽度为2.0um；以及不同类型器件金属层和其他层次的间距等。

步骤2：打开CMOS器件的DRC文件，并使用include函数，格式为include“InP HBT库的DRC文件路径”，将CMOS器件的DRC文件与InP HBT器件的DRC文件连接起来，并整理罗列好所有需要进行设计规则检查的layer。

步骤3：在测试库layout视图中放入器件pcell，使用Calibre工具进行异构集成库的DRC验证。若生成报告界面有报错信息，根据提示定位到具体器件版图位置，修改DRC规则或者器件pcell来解决问题，从而使器件通过设计规则检查。

(2)LVS规则验证

LVS是用来验证版图和原理图连接一致性，实质上也是网表比较，即参数值大小、端口和模型名等信息是否匹配。LVS版图与原理图一致性检查规则文件最主要的是设置seed layer，目的是利用特定层次定位到该器件以及器件的端口；其次是不同层次之间的连接性，包括双向连通、单向连通；还有器件的容差性，规定器件允许出现的误差范围。异构集成LVS验证分为以下步骤：

步骤1：复制symbol视图到auLvs视图，器件auLvs视图中pin脚与CDF参数编辑界面中auLvs选项下输出端口的命名设置为一致。

步骤2：当器件的跟踪参数属性trace property与virtuoso工具内嵌的元素类型默认的跟踪参数属性trace property不一致时，创建empty_subckt.sp文件，在empty_subckt.sp文件中自定义器件端口引脚、元素类型，在LVS文件中设置器件的跟踪参数属性trace property、器件端口引脚。

详细地，virtuoso工具中提供了一些内嵌的元素类型及默认的跟踪属性traceproperty，如元素类型MN、MP、MD、ME的trace property为W和L；元素类型D的traceproperty为A和P；元素类型C的trace property为C；元素类型R的trace property为R，它们都具有固定pin脚命名。若器件res的参数属性为W、L，而不是R，则需自定义trace property为W、L，自定义器件pin脚、元素类型，并在empty_subckt.sp文件中添加自定义元素类型及设定的端口，然后重复步骤1操作。

步骤3：打开CMOS器件的LVS文件，并使用include函数，格式为include“InP HBT库的LVS文件路径”，将CMOS器件的LVS文件与InP HBT器件的LVS文件连接起来，并整理罗列好所有需要进行规则验证的layer。

步骤4：将异构集成库HI的待测器件分别放入所述测试库中的schematic视图和layout视图中，所述待测器件的电路连接方式在schematic视图和layout视图中是相同的，schematic视图中用金属线连接器件，layout视图中金属层连接器件，使用Calibre工具进行异构集成库的LVS验证。schematic视图保存时需进行check and save操作。在点击runlvs按钮后，选择设置Layoutvs Netlist，layout栏下内容保持默认设置导出网表，netlist栏勾选Export from schematic viewer，Spice Files除了自动生成的网表还需添加上empty_subckt.sp文件，以识别该器件。

LVS常见错误有以下几种：schematic和layout中器件数目不对应、参数值大小不一致；线路连接问题；pin脚定义不正确，可能没有定义在金属层上，也可能跟CDF参数里定义端口命名、symbol视图里命名不一致。在PDK开发时，需认真仔细，避免以上错误。

经过以上步骤，实现了virtuoso工具下InP HBT与CMOS器件异构集成的PDK开发，流程图如图2所示。

上述内容为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，对本领域的技术人员来说，在本发明公开的技术范围内，轻易想到的修改、替换、改进，都应涵盖在本发明的保护范围内。

Claims (10)

1.一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，包括以下步骤：

S1分别获取InP HBT与CMOS半导体工艺信息，对上述半导体工艺信息中techfile.tf文件、display.drf文件、InP_HBT.layermap文件和CMOS.layermap文件中重复的层次标识layer number进行修改，分别合并techfile.tf文件、display.drf文件，并将InP_HBT.layermap、CMOS.layermap合并为HI.layermap文件；

S2使用virtuoso工具创建异构集成库HI；

S3在所述异构集成库HI中创建单个器件的symbol视图，并设置所述器件的CDF参数属性；

S4在所述异构集成库HI中，创建skill文件夹，并在skill文件夹下创建common.il文件，在启动virtuoso工具时，自动导入common.il文件中器件参数的callback回调函数；

S5创建单个器件版图pcell；

S6使用Calibre工具来进行设计规则检查DRC和版图原理图一致性检查LVS。

2.根据权利要求1所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S1中，修改所述重复的层次标识layer number的方法为：CMOS半导体工艺和InP HBT半导体工艺在异构集成时版图层次标识layer number可能重复；在linux系统下运行python语言编写的代码脚本，将CMOS.layermap文件内容添加到HI.layermap文件中，在添加后的HI.layermap文件中标出layer number重复的InP HBT工艺库层次名layer，并将InP HBT工艺库剩余层次layer以及对应的layer number添加到HI.layermap文件中，其中金属层的layer、layer number以CMOS器件库为基准；修改techfile.tf文件和display.drf文件中重复的layer、layer number，并分别进行文件的合并。

3.根据权利要求2所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S2中，利用所述virtuoso工具，创建所述异构集成库HI时在virtuoso工具中弹出的界面中选择“Compile an ASCII technology file”按钮，并连接到在所述S1步骤中合并后的techfile.tf文件，使首次编译后的ASCII格式工艺技术文件与所述异构集成库HI相关联。

4.根据权利要求3所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S3中，按以下两种方式中的任一种处理symbol视图：

方式1：所述单个器件的symbol视图是按照一定尺寸比例利用线条绘制的，在所述symbol视图中添加标注并设置pin脚；

方式2：直接从已有PDK库中复制器件symbol文件夹到异构集成库HI中；

在virtuoso工具中，新建与异构集成库HI有attach关系的测试库；创建测试库下的器件名cell和视图view，view选择schematic视图，在schematic视图中调用器件来查看异构集成库器件的symbol视图的属性。

5.根据权利要求4所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S3中，所述器件CDF参数包括：器件参数名称、参数默认值、参数数据类型、器件对应模型名、callback函数名以及网表设置信息；按以下两种方式中的任一种设置CDF参数：

方式1：设置方式为在virtuoso工具CDF Edit界面直接编辑；

方式2：设置方式也可以为在virtuoso工具CIW窗口中，使用load命令导入器件CDF参数相关内容的skill代码文件。

6.根据权利要求5所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S4中，所述common.il文件中器件参数的所述callback回调函数运用skill代码编写，所述skill代码中函数名与CDF参数中callback栏函数名一致；添加common.il文件或者其加密文件common.cxt的路径到libInit.il初始化文件中，通过virtuoso工具自动读取libInit.il文件，从而调入callback函数；

对所述common.il文件的加密方式为：依次使用virtuoso工具中内嵌的setContext函数、saveContext函数和loadContext函数对common.il文件进行处理，在skill文件夹下自动生成64bit文件夹及所述64bit文件夹中的common.cxt文件。

7.根据权利要求6所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S5中，所述器件版图pcell的创建方式为：编写skill代码复现器件版图层次的图形块奇偶变化、复制平移、拉伸、角度变化规律，先绘制简单图形结构，再根据复杂图形与简单图形结构的逻辑关系绘制其余形状，最终在virtuoso工具中使用load函数导入所有skill代码；也可以通过virtuoso工具自带的Pcell插件进行复制拉伸操作直接绘制版图形状，形成参数化单元；使用virtuoso工具中内嵌encrypt函数将所述版图的layout.il文件加密成layout.ile格式。

8.根据权利要求7所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S6中，所述设计规则检查DRC验证包括以下步骤：

步骤D1、解决金属层DRC冲突问题：先注释重复规则，再以CMOS器件独有的某个工艺层为参考，与金属层进行逻辑关系运算，分清InP HBT和CMOS器件中各自的金属层，再对运算后金属层做DRC验证；

步骤D2、打开CMOS器件的DRC文件，并使用include函数，将CMOS器件的DRC文件与InPHBT器件的DRC文件连接起来；

步骤D3、在所述测试库的layout视图中，放入器件版图pcell，使用Calibre工具进行异构集成库的DRC验证。

9.根据权利要求8所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述步骤S6中，所述版图原理图一致性检查LVS验证包括以下步骤：

步骤L1、复制symbol视图到auLvs视图，将器件auLvs视图中pin脚与CDF参数编辑界面中auLvs选项下输出端口的命名设置为一致；

步骤L2、当器件的跟踪参数属性trace property与所述virtuoso工具内嵌的元素类型默认的跟踪参数属性trace property不一致时，创建empty_subckt.sp文件，在empty_subckt.sp文件中自定义器件端口引脚、元素类型，在LVS文件中设置器件的跟踪参数属性trace property、器件端口引脚，并重复步骤L1操作；

步骤L3、打开CMOS器件的LVS文件，并使用include函数，将CMOS器件的LVS文件与InPHBT器件的LVS文件连接起来，共同构成异构集成库的LVS规则文件；

步骤L4、将异构集成库HI的待测器件分别放入所述测试库中的schematic视图和layout视图中，所述待测器件的电路连接方式在schematic视图和layout视图中是相同的，schematic视图中用金属线连接器件，layout视图中金属层连接器件；使用Calibre工具进行异构集成库的LVS验证，Calibre工具默认设置自动导出网表，在Calibre工具的SpiceFiles位置添加empty_subckt.sp文件路径，以识别该器件。

10.根据权利要求1到9中任意一项所述的一种InP HBT与CMOS器件异构集成的PDK开发方法，其特征在于，所述采用的集成工艺是采用CMOS、InP HBT器件利用通孔、微凸块互连集成。

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