CN115208805A - 一种多路以太网物理层收发器测试系统及方法 - Google Patents
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Abstract
本发明涉及一种多路以太网物理层收发器测试系统及方法，属于微电子技术领域。其通过FPGA模拟一颗挂载了8个MAC的通用SoC，实现同时对8通道以太网物理层收发器芯片进行功能测试。以太网物理层收发器芯片的8个通道共用同一SMI接口，节省引脚，便于布线。测试过程中的日志，通过UART接口传输到PC，方便查看测试状况。本发明按照以太网数据流的传输途径分阶段进行环回测试，在所有环回测试成功后，才进行与PC机的通信试验，这样可以层次分明地定位问题。本发明可满足对1~8通道的以太网物理层收发器芯片的功能测试需求，与采用多颗SoC提供MAC的方案相比，其实现成本更低、通用性更强。
Description
技术领域
本发明属于微电子技术领域，特别是指一种多路以太网物理层收发器测试系统及方法，用于对多路以太网物理层收发器芯片进行功能测试。
背景技术
随着物联网时代的到来，全球网络设备数量逐年增长。作为TCP/IP参考模型的物理层，以太网物理层收发器需求量也日益增长。为了实现海量网络数据交换目的，近些年诞生了一种集成度较高的多路以太网物理层收发器芯片，即在单颗芯片中集成4~8路以太网物理层收发器。根据IEEE802.3规范，每一路以太网物理层收发器（简称PHY）都要搭配一路媒介访问控制器（简称MAC）工作。然而，目前主流的SoC，单颗芯片上至多集成两个MAC，使用单颗SoC无法搭建对多路以太网物理层收发器的测试系统，而使用多颗SoC的方案会造成测试系统的复杂度过高、PCB布线困难、测试软件运行维护困难。
发明内容
有鉴于此，本发明提供一种多路以太网物理层收发器测试系统及方法，该发明基于FPGA搭建多路PHY功能测试系统，可实现对多路PHY的功能测试，从而降低测试系统的硬件复杂度和测试软件的运维难度。
为了实现上述目的，本发明采用的技术方案为：
一种多路以太网物理层收发器测试系统，其包括FPGA、待测以太网物理层收发器芯片以及上位机；所述FPGA上模拟有一个8核Cortex-A53的虚拟CPU，所述虚拟CPU通过AXI总线挂载8路MAC，虚拟CPU与8路MAC共同构成SoC系统；每一路MAC都拥有独立的直接存储器接口、先入先出存储器接口以及以太网物理层收发器接口，所述虚拟CPU通过地址来区分8路MAC；8路MAC共用一个SMI接口，所述SMI接口包括时钟线和双向数据线；每路MAC一方面通过SMI接口向外接的待测以太网物理层收发器芯片发送控制寄存器的配置信息，另一方面通过SMI接口从外接的待测以太网物理层收发器芯片的状态寄存器中读取该待测以太网物理层收发器芯片的工作状态；待测以太网物理层收发器芯片的地址由其地址引脚的约束电平来配置，SMI接口以不同的地址来区分当前访问的是哪一路待测以太网物理层收发器芯片的控制寄存器或状态寄存器；
所述FPGA与上位机之间连接两路JTAG接口，其中一路为FPGA_JTAG，用于从上位机向FPGA烧录比特流文件，该比特流用于模拟SoC系统；另一路为ARM_JTAG，用于对虚拟CPU进行编程和调试。
进一步的，所述MAC外接的直接存储器和先入先出存储器的大小通过寄存器进行配置，每一路MAC的以太网物理层收发器接口均支持GMII、RGMII、MII、RMII四种类型的接口。
进一步的，上位机与FPGA之间还连通一路UART接口，用于在上位机上显示程序运行过程中的日志。
进一步的，所述虚拟CPU上还移植有支持对称多核的FreeRTOS，用于为8路MAC的测试任务分别创建互相独立的任务栈，实现对8个通道的待测以太网物理层收发器芯片的连续长时同步测试。
一种基于如上任一项所述测试系统的以太网物理层收发器测试方法，包括以下步骤：
（1）通过上位机将用于模拟SoC系统的比特流烧录到FPGA中；
（2）通过Trace32将测试程序二进制文件下载到FPGA所模拟的SoC系统中；
（3）连接待测以太网物理层收发器芯片，触发所述测试程序运行，至少进行MAC内环回测试、以太网物理层收发器内环回测试、以太网物理层收发器外环回测试；若测试全部通过，则判定待测以太网物理层收发器芯片数据传输功能正常，完成测试。
进一步的，步骤（3）的具体方式为：
首先，进行MAC内环回测试，当MAC内环回测试通过后，证明MAC正常；然后，进行以太网物理层收发器内环回测试，用于证明待测以太网物理层收发器芯片内部的物理编码子层工作正常；最后，在确保了前两种环回测试通过后，利用各端口相序自连接的RJ-45连接器，进行以太网物理层收发器外环回测试；以太网物理层收发器外环回测试成功后，判定待测以太网物理层收发器芯片数据传输功能正常，完成测试。
进一步的，步骤（3）中，以太网物理层收发器外环回测试后，还进行与上位机的通信测试；所述MAC内环回测试、以太网物理层收发器内环回测试、以太网物理层收发器外环回测试均通过构造ARP类型的广播数据包进行；与上位机的通信测试中，通过分析上位机返回的ARP响应数据包是否符合预期来判断测试是否通过。
本发明的有益效果在于：
1、本发明用一颗FPGA代替多颗SoC，在ARM Cortex-A53架构的AXI总线上集成8路MAC，从而搭建支持至多8路PHY的测试系统，大大简化了测试系统的复杂程度，降低了测试成本。
2、如果8路MAC各自独立地使用GMII（Gigabit Media Independent Interface）和SMI（Serial Management Interface）接口，那么需要为这两个接口分配的信号管脚将多达192个，造成管脚资源紧张。为此，本发明将8路SMI接口共用，这样既能够节省14个管脚，又能一定程度上降低PCB布线复杂度。
3、为了便于厘清测试过程中遇到的问题，快速定位问题的原因，本发明提出了按照以太网数据流的传输途径分阶段进行环回测试的方法，直到所有环回测试成功，即可判定待测PHY芯片功能正常。该测试方法效率更高，简单易行。
总之，本发明通过FPGA模拟一颗挂载了8个MAC的通用SoC，实现同时对8通道以太网物理层收发器芯片进行功能测试。以太网物理层收发器芯片的8个通道共用同一SMI接口，节省引脚，便于布线。测试过程中的日志，通过UART接口传输到PC，方便查看测试状况。本发明按照以太网数据流的传输途径分阶段进行环回测试，在所有环回测试成功后，才进行与PC机的通信试验，这样可以层次分明地定位问题。本发明可满足对1~8通道的以太网物理层收发器芯片的功能测试需求，与采用多颗SoC提供MAC的方案相比，其实现成本更低、通用性更强。
附图说明
图1为基于FPGA的8路以太网物理层收发器测试系统的结构示意图。
图2 为三种环回测试的原理示意图。
图3为PHY测试方法的流程图。
具体实施方式
以下结合附图，对本发明进行详细说明。
一种多路以太网物理层收发器测试系统，包括FPGA、待测以太网物理层收发器芯片及上位机。其中，FPGA模拟一颗基于Cortex-A53的8核SoC，通过AXI总线挂载8路MAC。各路MAC拥有独立的直接存储器（DMA）、先入先出存储器（FIFO）和PHY的接口，它们共用SMI接口，用于控制和查看以太网物理层收发器芯片的工作状态。上位机用于生成和下载FPGA的比特流文件，编译、构建和下载以太网物理层收发器芯片的测试程序，通过串口查看程序运行过程中的日志或测试报告。
该系统使用8核Cortex-A53作为CPU，能够实现同时对以太网物理层收发器芯片8个通道的功能测试；使用单片FPGA模拟一颗集成了8路MAC的SoC，相比于使用多颗SoC的技术方案，成本更为低廉。此外，该系统中，多路MAC共用SMI接口，能够节省管脚，降低布线复杂度，便于集中对多路PHY芯片的控制。各路MAC支持GMII、RGMII、MII、RMII接口，系统采用了可兼容其他三种接口的GMII接口，从而能够对待测以太网物理层收发器芯片进行多种接口方式的测试。
采用上述测试系统进行PHY的功能测试时，首先在MAC端进行环回测试，用于确认MAC端工作是否正常；然后对PHY进行内环回测试，用于确认物理编码子层（PhysicalCoding Sub-layer，PCS）工作是否正常；接着对PHY进行外环回测试，用于确认经过物理介质附加子层（Physical Media Attachment Sub-layer，PMA）和物理介质相关子层（Physical Media Dependent Sub-layer，PMD）是否正常；最后与PC机进行通信试验，用于确认整体的PHY的功能是否正常可用。
以下为更具体的实施例：
一种多路以太网物理层收发器测试系统，其利用一颗FPGA，模拟了一个8核Cortex-A53的CPU，通过AXI总线挂载8路Gigabit MAC，每一路MAC都拥有独立的DMA、FIFO及PHY接口，CPU通过地址来区分MAC0~MAC7，DMA和FIFO大小支持软件通过寄存器进行配置，每一路MAC的PHY接口均支持GMII、RGMII、MII、RMII四种类型的接口，图1所示的结构图中展示的是GMII接口，其他接口与之区别在于TXD、RXD的数据宽度有差异，如RGMII接口使用的是RXD[3:0]、RXD[3:0]，即GMII的电路连接方式可兼容RGMII、MII和RMII的接口。
8路MAC共用一个SMI接口，其中MDC是时钟线、MDIO是双向的数据线。一方面MAC[x](x=0,1,…7)通过SMI向PHY[x](x=0,1…7)发送控制寄存器的配置信息；另一方面，MAC通过SMI从PHY的状态寄存器中读取PHY的工作状态。以太网物理层收发器芯片的地址由其地址引脚的约束电平来配置，SMI以不同的地址来区分当前访问的是哪一路的PHY的控制寄存器或状态寄存器。
如图1所示，FPGA板卡与PC之间连接了两路JTAG接口：一路FPGA_JTAG用于从PC向FPGA烧录比特流文件，使用该比特流用于模拟集成了8路MAC的SoC；另一路ARM_JTAG用于对FPGA所模拟的8核Cortex-A53处理器编程和调试。此外，PC与FPGA板卡之间连通了一路UART，该接口用于在PC上显示程序运行过程中的日志。
图2展示了三种数据环回测试的原理示意图。测试时，首先，进行MAC端的环回测试，当MAC侧的环回测试通过后，证明MAC侧正常；然后，进行PHY芯片内部数据环回测试，这个测试用于证明PHY内部PCS侧工作正常；最后，在确保了前两种环回测试通过后，通过在RJ-45上插入按照图2中相序自连接的水晶头，才可以进行外部环回测试。外部环回测试成功后，可断定PHY芯片数据传输功能正常。
如图3所示，描述了使用本测试方法的流程：首先，用FPGA的仿真器将比特流烧录到FPGA板卡；然后，通过Trace32将测试程序二进制文件下载到FPGA所模拟的SoC中；接着，触发程序运行，依次进行MAC内环回测试、PHY内环回测试、PHY外环回测试、与PC机的通信测试；最后，若全部测试通过，则通过串口打印PHY功能测试报告，否则，从串口打印错误日志。对于三种环回测试程序，通过构造ARP类型的广播数据包进行；对于测试系统板卡与PC机的通信测试，则通过在程序中分析PC返回的ARP响应数据包是否符合预期来进行判断。
为了对PHY芯片进行压力测试，基于FPGA模拟的Cortex-A53处理器，移植了支持对称多核的FreeRTOS，为这8路PHY的测试程序分别创建互相独立的任务栈，实现了对以太网物理层收发器芯片8个通道的连续长时同步测试。
总之，本发明使用FPGA模拟一颗集成了8个MAC的通用处理器，使用ARM DS-5集成开发环境，编写用于驱动8个MAC，对外围PHY进行功能测试的C程序，程序编译、构建完成后，使用Trace32将镜像文件通过JTAG接口烧录到FPGA所模拟的SoC中。在测试程序运行过程中，从串口打印日志，在PC主机上用串口调试助手可以查看测试过程中的日志，进而了解功能测试的状况。
Claims (7)
1.一种多路以太网物理层收发器测试系统，其特征在于，包括FPGA、待测以太网物理层收发器芯片以及上位机；所述FPGA上模拟有一个8核Cortex-A53的虚拟CPU，所述虚拟CPU通过AXI总线挂载8路MAC，虚拟CPU与8路MAC共同构成SoC系统；每一路MAC都拥有独立的直接存储器接口、先入先出存储器接口以及以太网物理层收发器接口，所述虚拟CPU通过地址来区分8路MAC；8路MAC共用一个SMI接口，所述SMI接口包括时钟线和双向数据线；每路MAC一方面通过SMI接口向外接的待测以太网物理层收发器芯片发送控制寄存器的配置信息，另一方面通过SMI接口从外接的待测以太网物理层收发器芯片的状态寄存器中读取该待测以太网物理层收发器芯片的工作状态；待测以太网物理层收发器芯片的地址由其地址引脚的约束电平来配置，SMI接口以不同的地址来区分当前访问的是哪一路待测以太网物理层收发器芯片的控制寄存器或状态寄存器；
所述FPGA与上位机之间连接两路JTAG接口，其中一路为FPGA_JTAG，用于从上位机向FPGA烧录比特流文件，该比特流用于模拟SoC系统；另一路为ARM_JTAG，用于对虚拟CPU进行编程和调试。
2.根据权利要求1所述的一种多路以太网物理层收发器测试系统，其特征在于，所述MAC外接的直接存储器和先入先出存储器的大小通过寄存器进行配置，每一路MAC的以太网物理层收发器接口均支持GMII、RGMII、MII、RMII四种类型的接口。
3.根据权利要求1所述的一种多路以太网物理层收发器测试系统，其特征在于，上位机与FPGA之间还连通一路UART接口，用于在上位机上显示程序运行过程中的日志。
4.根据权利要求1所述的一种多路以太网物理层收发器测试系统，其特征在于，所述虚拟CPU上还移植有支持对称多核的FreeRTOS，用于为8路MAC的测试任务分别创建互相独立的任务栈，实现对8个通道的待测以太网物理层收发器芯片的连续长时同步测试。
5.一种基于如权利要求1-4中任一项所述测试系统的以太网物理层收发器测试方法，其特征在于，包括以下步骤：
（1）通过上位机将用于模拟SoC系统的比特流烧录到FPGA中；
（2）通过Trace32将测试程序二进制文件下载到FPGA所模拟的SoC系统中；
（3）连接待测以太网物理层收发器芯片，触发所述测试程序运行，至少进行MAC内环回测试、以太网物理层收发器内环回测试、以太网物理层收发器外环回测试；若测试全部通过，则判定待测以太网物理层收发器芯片数据传输功能正常，完成测试。
6.根据权利要求5所述的以太网物理层收发器测试方法，其特征在于，步骤（3）的具体方式为：
首先，进行MAC内环回测试，当MAC内环回测试通过后，证明MAC正常；然后，进行以太网物理层收发器内环回测试，用于证明待测以太网物理层收发器芯片内部的物理编码子层工作正常；最后，在确保了前两种环回测试通过后，利用各端口相序自连接的RJ-45连接器，进行以太网物理层收发器外环回测试；以太网物理层收发器外环回测试成功后，判定待测以太网物理层收发器芯片数据传输功能正常，完成测试。
7.根据权利要求5所述的以太网物理层收发器测试方法，其特征在于，步骤（3）中，以太网物理层收发器外环回测试后，还进行与上位机的通信测试；所述MAC内环回测试、以太网物理层收发器内环回测试、以太网物理层收发器外环回测试均通过构造ARP类型的广播数据包进行；与上位机的通信测试中，通过分析上位机返回的ARP响应数据包是否符合预期来判断测试是否通过。
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