CN115207021A - 半导体结构 - Google Patents

Abstract

本发明涉及一种半导体结构，包括：多个存储模块，存储模块包括：第一存储单元；第二存储单元，位于第一存储单元一侧；第三存储单元，位于第一存储单元的另一侧；第一晶体管，第一晶体管的第一端电连接至第一存储单元的输入端；第二晶体管，第二晶体管的第一端也电连接至第一存储单元的输入端；第三晶体管，第三晶体管的第一端电连接第二存储单元的输入端，且第三晶体管的沟道宽度大于第一晶体管的沟道宽度以及第二晶体管的沟道宽度；第四晶体管，第四晶体管的第一端电连接第三存储单元的输入端，且第四晶体管的沟道宽度大于第一晶体管的沟道宽度以及第二晶体管的沟道宽度。本申请能够有效提高存储单元的驱动电流。

Description

半导体结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构。

背景技术

随着半导体技术的进步，存储器件呈现越来越小型化、集成化的发展需求。

磁性随机存储器(Magnetic Random Access Memory，MARM)是基于硅基互补氧化物半导体(CMOS)与磁性隧道结(Megnetic Tuning Junction，MTJ)技术的集成，它通常包括固定层、隧穿层和自由层。在磁性随机存储器正常工作时，自由层的磁化方向可以改变，而固定层的磁化方向保持不变。磁性随机存储器的电阻与自由层和固定层的相对磁化方向有关。当自由层的磁化方向相对于固定层的磁化方向发生改变时，磁性随机存储器的电阻值相应改变，对应于不同的存储信息。

然而，在现有的磁性随机存储器中，由于存储单元的排布方式以及磁性隧道结与晶体管的连接方式的限制，磁性随机存储器(MRAM)的存储单元密度较低，无法满足高密度发展需求，制约了磁性随机存储器综合性能的进一步提高，从而限制了磁性随机存储器的广泛应用。同时由于磁性随机存储器(MRAM)相对于动态随机存取存储器(DRAM)需要使用较大的驱动电流进行晶体管驱动，因此当将DRAM的埋入式字线(Buried Word Line，BWL)结构应用于MRAM中时，由于DRAM的埋入式字线需要的驱动电流相对较小，因此限制了埋入式字线在MRAM中的应用。

因此，如何设计MRAM的结构，提高MRAM的结构密度与综合性能，是当前亟须解决的技术问题。

发明内容

基于此，有必要针对现有技术中的问题，提供一种能够提高存储单元的驱动电流的半导体结构。

为了实现上述目的，本发明提供了一种半导体结构，包括：多个存储模块，所述存储模块包括：

第一存储单元；

第二存储单元，位于所述第一存储单元一侧；

第三存储单元，位于所述第一存储单元的另一侧；

第一晶体管，所述第一晶体管的第一端电连接至所述第一存储单元的输入端；

第二晶体管，所述第二晶体管的第一端也电连接至所述第一存储单元的输入端；

第三晶体管，所述第三晶体管的第一端电连接所述第二存储单元的输入端，且所述第三晶体管的沟道宽度大于所述第一晶体管的沟道宽度以及所述第二晶体管的沟道宽度；

第四晶体管，所述第四晶体管的第一端电连接所述第三存储单元的输入端，且所述第四晶体管的沟道宽度大于所述第一晶体管的沟道宽度以及第二晶体管的沟道宽度。

在其中一个实施例中，所述第一晶体管的第二端、所述第二晶体管的第二端、所述第三晶体管的第二端和所述第四晶体管的第二端电连接在一起。

在其中一个实施例中，所述第一端为漏极端，且所述第二端为源极端；或者，所述第一端为源极端，所述第二端为漏极端。

在其中一个实施例中，所述存储模块包括第一有源区以及第二有源区，所述第一晶体管以及所述第三晶体管形成于所述第一有源区，所述第二晶体管以及所述第四晶体管形成于所述第二有源区。

在其中一个实施例中，所述第一有源区包括相互连接的第一子区以及第三子区，所述第三子区的宽度大于第一子区的宽度，所述第一晶体管形成于所述第一子区，所述第三晶体管形成于所述第三子区。

在其中一个实施例中，所述第二有源区包括相互连接的第二子区以及第四子区，所述第四子区的宽度大于第二子区的宽度，所述第二晶体管形成于所述第二子区，所述第四晶体管形成于所述第四子区。

在其中一个实施例中，所述存储模块还包括金属层，所述金属层一面通过互连通孔分别电连接所述第一子区以及所述第二子区，所述金属层的另一面通过互连通孔电连接所述第一存储单元。

在其中一个实施例中，所述半导体结构包括多条字线，所述字线包括第一字线、第二字线、第三字线以及第四字线，所述第一晶体管的栅极位于所述第一字线上，所述第二晶体管的栅极位于所述第二字线上，所述第三晶体管的栅极位于所述第三字线上，所述第四晶体管的栅极位于所述第四字线上；

所述第一字线、所述第二字线、所述第三字线以及所述第四字线均为埋入式字线。

在其中一个实施例中，所述第一有源区以及所述第二有源区均沿着第一方向延伸，且所述第一有源区的所述第一子区与所述第二有源区的所述第二子区相邻设置。

在其中一个实施例中，所述字线的延伸方向为第二方向，所述第二方向垂直于所述第一方向。

在其中一个实施例中，在所述第一方向上，所述第一有源区与所述第二有源区交替排布，所述第一晶体管的所述第一端、所述第二晶体管的所述第一端、所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第一方向上实现电连接。

在其中一个实施例中，在所述第一方向上，所述第一有源区与所述第二有源区交错排布，所述第一晶体管的所述第一端，所述第二晶体管的所述第一端，所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第二方向上实现电连接。

在其中一个实施例中，所述字线的延伸方向为第三方向，所述第三方向相对于所述第一方向倾斜一预设角度。

在其中一个实施例中，在所述第一方向上，所述第一有源区与所述第二有源区交错排布，所述第一晶体管的所述第一端，所述第二晶体管的所述第一端，所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第三方向上实现电连接。

在其中一个实施例中，在所述第一方向上，所述第四子区的中心线与所述第三子区的中心线重合，所述第二子区的中心线与所述第一子区的中心线平行且交错。

在其中一个实施例中，在所述第一方向上，所述第四子区的中心线与所述第三子区的中心线重合，所述第二子区的中心线与所述第一子区的中心线重合。

在其中一个实施例中，所述第三子区的宽度为所述第一子区与所述第二子区的宽度之和的0.8倍-1.2倍，所述第四子区的宽度为所述第一子区与所述第二子区的宽度之和的0.8倍-1.2倍。

在其中一个实施例中，所述第一子区的宽度与所述第二子区的宽度相同且均为W，所述第三子区与所述第四子区的宽度相同且均为2W。

上述半导体结构，第一存储单元由第一晶体管与第二晶体管同时驱动，进而可以有效提高驱动电流，进而保证第一存储单元可以被正常驱动。

第三晶体管的沟道宽度大于第一晶体管的沟道宽度以及第二晶体管的沟道宽度。而沟道宽度与驱动电流呈正比。因此，第三晶体管可以通过沟通宽度的增加而有效提高第二存储单元的驱动电流，进而保证第二存储单元可以被正常驱动。

同时，第四晶体管的沟道宽度大于第一晶体管的沟道宽度以及第二晶体管的沟道宽度。因此，第四晶体管可以通过沟通宽度的增加而有效提高第三存储单元的驱动电流，进而保证第三存储单元可以被正常驱动。

同时，本申请通过增加驱动存储单元的晶体管的个数以及增加驱动晶体管的沟道宽度相结合的方式，使得四个晶体管(第一晶体管、第二晶体管、第三晶体管以及第四晶体管)驱动三个存储单元(第一存储单元、第二存储单元、第三存储单元)，进而可以有效保证存储单元具有较高密度。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的半导体结构的电路结构图；

图2至图6为不同实施例中提供的半导体结构的平面排布示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。

在一个实施例中，请参阅图1，提供一种半导体结构，包括多个存储模块。存储模块包括：第一存储单元100、第二存储单元200、第三存储单元300、第一晶体管400、第二晶体管500、第三晶体管600以及第四晶体管700。

第一存储单元100、第二存储单元200以及第三存储单元300可以包括但不限于为磁性存储单元。

第二存储单元200位于第一存储单元100一侧，第三存储单元300位于第一存储单元100另一侧，即第二存储单元200与第三存储单元300分别位于第一存储单元100的两侧。

第一晶体管400的第一端以及第二晶体管500的第一端均电连接至第一存储单元100的输入端，进而驱动第一存储单元100。

第三晶体管600的第一端电连接第二存储单元200的输入端，进而驱动第二存储单元200。

第四晶体管700的第一端电连接第三存储单元300的输入端，进而驱动第三存储单元300。

可以理解的是，这里的“第一端”可以为漏极端，也可以为源极端。

在本实施例中，第一存储单元100由第一晶体管400与第二晶体管500同时驱动，进而可以有效提高驱动电流，进而保证第一存储单元100可以被正常驱动。

第三晶体管600的沟道宽度大于第一晶体管400的沟道宽度以及第二晶体管500的沟道宽度。而沟道宽度与驱动电流呈正比。因此，第三晶体管600可以通过沟通宽度的增加而有效提高第二存储单元200的驱动电流，进而保证第二存储单元200可以被正常驱动。

同时，第四晶体管700的沟道宽度大于第一晶体管400的沟道宽度以及第二晶体管500的沟道宽度。因此，第四晶体管700可以通过沟通宽度的增加而有效提高第三存储单元300的驱动电流，进而保证第三存储单元300可以被正常驱动。

同时，本实施例通过增加驱动存储单元的晶体管的个数以及增加驱动晶体管的沟道宽度相结合的方式，使得四个晶体管(第一晶体管400、第二晶体管500、第三晶体管600以及第四晶体管700)驱动三个存储单元(第一存储单元100、第二存储单元200、第三存储单元300)，进而可以有效保证存储单元具有较高密度。

在一个实施例中，第一晶体管400的第二端、第二晶体管500的第二端、第三晶体管600的第二端和第四晶体管700的第二端电连接在一起。

此时，第一晶体管400的第二端、第二晶体管500的第二端、第三晶体管600的第二端和第四晶体管700的第二端可以同时接入源线SL。因此，本实施例可以有效简化线路结构。

可以理解的是，这里的“第二端”可以为源极端，也可以为漏极端。

作为示例，可以设置第一端为漏极端，且第二端为源极端。当然，也可以设置第一端为源极端，且第二端为漏极端。本申请对此并没有限制。

在一个实施例中，请参阅图2至图6中的任意一幅图，存储模块包括第一有源区A1以及第二有源区A2。第一晶体管400以及第三晶体管600形成于第一有源区A1。第二晶体管500以及第四晶体管700形成于第二有源区A2。

具体地，半导体结构可以包括半导体衬底。半导体衬底内可以形成有浅沟槽隔离结构。浅沟槽隔离结构可以将半导体衬底隔离而形成多个有源区。多个有源区具体包括多个第一有源区A1以及多个第二有源区A2。

半导体衬底的有源区(第一有源区A1以及第二有源区A2)可以形成晶体管的导电沟道以及位于导电沟道两侧的源极端以及漏极端。

具体地，形成晶体管时，可以首先于有源区上形成栅绝缘层。然后，在栅绝缘层上形成栅极。栅极两侧的半导体衬底进行重掺杂，从而形成源极端以及漏极端。

在本实施例中，将驱动第一存储单元100的第一晶体管400与驱动第二存储单元200的第三晶体管600形成于同一有源区，将驱动第一存储单元100的第二晶体管500与驱动第三存储单元300的第四晶体管700形成于同一有源区，从而更加便于有源区的加工形成。

同时，将驱动第一存储单元100的第一晶体管400与第二晶体管500分别形成于第一有源区A1以及第二有源区A2，从而使得第一晶体管400与第二晶体管500的位置设置方式更加灵活。

当然，在其他实施例中，第一晶体管400、第二晶体管500、第三晶体管600以及第四晶体管700的设置方式也可以与此不同。例如，也可以设置第一晶体管400、第二晶体管500、第三晶体管600以及第四晶体管700均位于同一有源区。或者，也可以设置第一晶体管400、第二晶体管500、第三晶体管600以及第四晶体管700分别位于四个不同的有源区，本申请对此均没有限制。

在一个实施例中，请参阅图2至图6中的任意一幅图，第一有源区A1包括相互连接的第一子区A11以及第三子区A13。第三子区A 13的宽度大于第一子区A 11的宽度。第一晶体管400形成于第一子区A11，第三晶体管600形成于第三子区A13。

此时，可以有效地实现第三晶体管600的沟道宽度大于第一晶体管400的沟道宽度。

在一个实施例中，请参阅图2至图6中的任意一幅图，第二有源区A2包括相互连接的第二子区A22以及第四子区A24。第四子区A24的宽度大于第二子区A22的宽度。第二晶体管500形成于第二子区A11，第四晶体管700形成于第四子区A24。

此时，可以有效地实现第四晶体管700的沟道宽度大于第二晶体管500的沟道宽度。

在一个实施例中，请参阅图2至图6中的任意一幅图，存储模块还包括金属层800。金属层800一面通过互连通孔分别电连接第一子区A11以及第二子区A22。金属层800的另一面通过互连通孔电连接第一存储单元100。

金属层800具有良好的导电性，将金属层800通过互连通孔分别电连接第一子区A11以及第二子区A22，进而可以将第一晶体管400与第二晶体管500输入的驱动电流，有效可靠地传输至第一存储单元100。

在一个实施例中，请参阅图2至图6中的任意一幅图，半导体结构包括多条字线900。

字线900包括第一字线、第二字线、第三字线以及第四字线。

第一晶体管400的栅极位于第一字线上。第二晶体管500的栅极位于第二字线上。第三晶体管600的栅极位于第三字线上。第四晶体管700的栅极位于第四字线上。

第一字线、第二字线、第三字线以及第四字线均为埋入式字线，从而有效降低器件尺寸。

可以理解的是，同一字线，对于不同的晶体管可能属于第一字线、也可能属于第二字线、也可能属于第三字线，也可能属于第四字线。

此时，具体地，可以在有源区(第一有源区A1以及第二有源区A2)内形成多个沟槽。然后，于各沟槽侧壁形成栅绝缘层。之后，于栅绝缘层表面形成填充各个沟槽的多条字线。

在一个实施例中，请参阅图2至图6中的任意一幅图，第一有源区A1以及第二有源区A2均沿着第一方向延伸，进而便于有源区的排布设计。

第一有源区A1的第一子区A11与第二有源区A2的第二子区A22相邻设置，从而便于通过金属层800将形成于第一有源区A1的第一晶体管400与形成于第二有源区A2的第二晶体管500进行电连接。

在一个实施例中，请参阅图2或图3或图4，字线900的延伸方向为第二方向。请参阅图，第二方向垂直于第一方向。即，在本实施例中，字线900的延伸方向与有源区(第一有源区A1以及第二有源区A2)的延伸方向垂直，从而使得字线900与有源区的设置更加简便。

在一个实施例中，请参阅图2，在第一方向上，第一有源区A1与第二有源区A2交替排布。第一晶体管400的第一端，第二晶体管500的第一端，第三晶体管600的第一端和第四晶体管700的第一端均沿第一方向延伸。

此时，第一晶体管400的第一端位于第一有源区A1的右端，第二晶体管500的第二端位于第二有源区A2的左端，且二者左右相邻且相对。

第一晶体管400的第一端与第二晶体管500的第一端通过金属层800在第一方向上实现电连接。

进一步地，在第一方向上，可以设置第四子区A24的中心线与第三子区A13的中心线重合，第二子区A22的中心线与第一子区A11的中心线重合。此时，可以便于有源区的设计形成。

在一个实施例中，请参阅图3，在第一方向上，第一有源区A1与第二有源区A2交错排布。第一晶体管400的第一端，第二晶体管500的第一端，第三晶体管600的第一端和第四晶体管700的第一端均沿第一方向延伸。

此时，第一晶体管400的第一端位于第一有源区A1的右端，第二晶体管500的第二端位于第二有源区A2的左端，且二者上下相邻且相对。

第一晶体管400的第一端与第二晶体管500的第一端通过金属层800在第二方向上实现电连接。

进一步地，请参阅图4，还可以设置在第一方向上第二有源区A2的第四子区A24的中心线与第一有源区A1的第三子区A13的中心线重合。同时，在第一方向上第二有源区A2的第二子区A22的中心线与第一有源区A1的第一子区A11的中心线平行且交错。

此时，可以有效降低位于同一存储模块的一对第一有源区A1以及第二有源区A2所占空间，从而有效提高存储单元密度。

在一个实施例中，请参阅图5或图6，字线900的延伸方向为第三方向。第三方向相对于第一方向倾斜一预设角度。

此时，字线900的延伸方向与有源区(第一有源区A1以及第二有源区A2)的延伸方向倾斜一预设角度，从而使得相同尺寸的半导体衬底内可以形成更多的有源区，进而有效提高存储单元密度。

在一个实施例中，请参阅图5，在第一方向上，第一有源区A1与第二有源区A2交错排布。第一晶体管400的第一端，第二晶体管500的第一端，第三晶体管600的第一端和第四晶体管700的第一端均沿第一方向延伸。

此时，第一晶体管400的第一端位于第一有源区A1的左下端，第二晶体管500的第二端位于第二有源区A2的右上端，且二者在于第一方向垂直的方向上相邻且相对。

第一晶体管400的第一端与第二晶体管500的第一端通过金属层800在第三方向上实现电连接。

进一步地，请参阅图6，还可以设置在第一方向上第二有源区A2的第四子区A24的中心线与第一有源区A1的第三子区A13的中心线重合。同时，在第一方向上第二有源区A2的第二子区A22的中心线与第一有源区A1的第一子区A11的中心线平行且交错。

此时，可以有效降低位于同一存储模块的一对第一有源区A1以及第二有源区A2所占空间，从而进一步提高存储单元密度。

在一个实施例中，第一有源区A1的第三子区A13的宽度为第一有源区A1的第一子区A11与第二有源区A2的第二子区A22的宽度之和的0.8倍-1.2倍。

第二有源区A2的第四子区A24的宽度为第一有源区A1的第一子区A11与第二有源区A2的第二子区A22的宽度之和的0.8倍-1.2倍。

而在忽略工艺误差的情况下，第一子区A11的宽度为第一晶体管400的沟道宽度。第二子区A22的宽度为第二晶体管500的沟道宽度。第三子区A13的宽度为第三晶体管600的沟道宽度。第四子区A24的宽度为第四晶体管700的沟道宽度。

因此，此时第三晶体管600的沟道宽度与第一晶体管400以及第二晶体管500的宽度之和相当。且第四晶体管700的沟道宽度与第一晶体管400以及第二晶体管500的宽度之和相当。

因此，本实施例可以使得第一存储单元100、第二存储单元200以及第三存储单元300的驱动电流可以趋于一致，进而使得各存储单元的性能更加均匀。

进一步地，可以设置第一子区A11的宽度与第二子区A22的宽度相同且均为W。同时，第三子区A13与第四子区A24的宽度相同且均为2W。

此时，可以使得第一存储单元100、第二存储单元200以及第三存储单元300的驱动电流可以更加一致，进而使得各存储单元的性能更加均匀。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：多个存储模块，所述存储模块包括：

第一存储单元；

第二存储单元，位于所述第一存储单元一侧；

第三存储单元，位于所述第一存储单元的另一侧；

第一晶体管，所述第一晶体管的第一端电连接至所述第一存储单元的输入端；

第二晶体管，所述第二晶体管的第一端也电连接至所述第一存储单元的输入端；

第三晶体管，所述第三晶体管的第一端电连接所述第二存储单元的输入端，且所述第三晶体管的沟道宽度大于所述第一晶体管的沟道宽度以及所述第二晶体管的沟道宽度；

第四晶体管，所述第四晶体管的第一端电连接所述第三存储单元的输入端，且所述第四晶体管的沟道宽度大于所述第一晶体管的沟道宽度以及第二晶体管的沟道宽度。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶体管的第二端、所述第二晶体管的第二端、所述第三晶体管的第二端和所述第四晶体管的第二端电连接在一起。

3.根据权利要求2所述的半导体结构，其特征在于，所述第一端为漏极端，所述第二端为源极端；或者，所述第一端为源极端，所述第二端为漏极端。

4.根据权利要求1所述的半导体结构，其特征在于，所述存储模块包括第一有源区以及第二有源区，所述第一晶体管以及所述第三晶体管形成于所述第一有源区，所述第二晶体管以及所述第四晶体管形成于所述第二有源区。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一有源区包括相互连接的第一子区以及第三子区，所述第三子区的宽度大于第一子区的宽度，所述第一晶体管形成于所述第一子区，所述第三晶体管形成于所述第三子区。

6.根据权利要求5所述的半导体结构，其特征在于，所述第二有源区包括相互连接的第二子区以及第四子区，所述第四子区的宽度大于第二子区的宽度，所述第二晶体管形成于所述第二子区，所述第四晶体管形成于所述第四子区。

7.根据权利要求6所述的半导体结构，其特征在于，所述存储模块还包括金属层，所述金属层一面通过互连通孔分别电连接所述第一子区以及所述第二子区，所述金属层的另一面通过互连通孔电连接所述第一存储单元。

8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构包括多条字线，所述字线包括第一字线、第二字线、第三字线以及第四字线，所述第一晶体管的栅极位于所述第一字线上，所述第二晶体管的栅极位于所述第二字线上，所述第三晶体管的栅极位于所述第三字线上，所述第四晶体管的栅极位于所述第四字线上；

所述第一字线、所述第二字线、所述第三字线以及所述第四字线均为埋入式字线。

9.根据权利要求8所述的半导体结构，其特征在于，所述第一有源区以及所述第二有源区均沿着第一方向延伸，且所述第一有源区的所述第一子区与所述第二有源区的所述第二子区相邻设置。

10.根据权利要求9所述的半导体结构，其特征在于，所述字线的延伸方向为第二方向，所述第二方向垂直于所述第一方向。

11.根据权利要求10所述的半导体结构，其特征在于，在所述第一方向上，所述第一有源区与所述第二有源区交替排布，所述第一晶体管的所述第一端、所述第二晶体管的所述第一端、所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第一方向上实现电连接。

12.根据权利要求10所述的半导体结构，其特征在于，在所述第一方向上，所述第一有源区与所述第二有源区交错排布，所述第一晶体管的所述第一端，所述第二晶体管的所述第一端，所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第二方向上实现电连接。

13.根据权利要求9所述的半导体结构，其特征在于，所述字线的延伸方向为第三方向，所述第三方向相对于所述第一方向倾斜一预设角度。

14.根据权利要求13所述的半导体结构，其特征在于，在所述第一方向上，所述第一有源区与所述第二有源区交错排布，所述第一晶体管的所述第一端，所述第二晶体管的所述第一端，所述第三晶体管的所述第一端和所述第四晶体管的所述第一端均沿第一方向延伸，且所述第一晶体管的所述第一端与所述第二晶体管的所述第一端通过所述金属层在所述第三方向上实现电连接。

15.根据权利要求12或14所述的半导体结构，其特征在于，在所述第一方向上，所述第四子区的中心线与所述第三子区的中心线重合，所述第二子区的中心线与所述第一子区的中心线平行且交错。

16.根据权利要求11所述的半导体结构，其特征在于，在所述第一方向上，所述第四子区的中心线与所述第三子区的中心线重合，所述第二子区的中心线与所述第一子区的中心线重合。

17.根据权利要求6所述的半导体结构，其特征在于，所述第三子区的宽度为所述第一子区与所述第二子区的宽度之和的0.8倍-1.2倍，所述第四子区的宽度为所述第一子区与所述第二子区的宽度之和的0.8倍-1.2倍。

18.根据权利要求17所述的半导体结构，其特征在于，所述第一子区的宽度与所述第二子区的宽度相同且均为W，所述第三子区与所述第四子区的宽度相同且均为2W。

Images