CN115176418A - 用于dc-dc转换器的恒定高切换频率和窄占空比pwm控制以及轻负载下的精确pfm控制的方法、系统和装置 - Google Patents

用于dc-dc转换器的恒定高切换频率和窄占空比pwm控制以及轻负载下的精确pfm控制的方法、系统和装置 Download PDF

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Abstract

DC‑DC功率转换器控制包括用于相移控制信号的电流饥饿延迟线，该控制信号置位和复位RS触发器以在时钟频率下提供从窄到宽的可控PWM脉冲宽度。还提供了在低功率需求期间对该DC‑DC功率转换器的精确脉冲宽度控制和用于脉冲频率调制(PFM)控制的保证最小脉冲宽度。PFM控制保持相同的脉冲宽度，同时在输出电压超过上限值时减少每秒的脉冲数，而在该输出电压小于下限值时增加每秒的脉冲数。电压‑电流转换器向该电流饥饿延迟线提供控制电流，该电流饥饿延迟线向该RS触发器的置位和复位输入提供该控制信号。D触发器在生成高占空比(＞50％)脉冲宽度时可进一步用于改进电路操作。

Description

用于DC-DC转换器的恒定高切换频率和窄占空比PWM控制以及 轻负载下的精确PFM控制的方法、系统和装置
相关专利申请
本申请要求提交于2020年7月16日的标题为″Method，System and Apparatus forConstant，High Switching Frequency and Very Narrow Duty Ratio PWM Control ofDC-DC Converters and Accurate PFM Control at Light Load″的共同拥有的美国临时专利申请序列号63/052,525的优先权，该美国临时专利申请据此以引用方式并入本文以用于所有目的。
技术领域
本公开涉及DC-DC转换器，并且更具体地，涉及用于DC-DC转换器的高切换频率和窄占空比控制的恒频脉宽调制(PWM)控制架构，以及用于在低负载电流下进行脉冲频率调制(PFM)控制的精确窄脉冲宽度。
背景技术
DC-DC转换器的超高切换频率和非常窄的占空比操作受到在常规的恒定切换频率DC-DC转换器中使用的部件的速度(传播延迟、反应时间，但不限于此)的限制。术语″窄占空比无线电″意味着对占空比的精细控制，因此非常精细意味着对占空比无线电的非常精细控制。这些部件是例如脉宽调制(PWM)比较器、人工电压斜坡发生器、模拟-数字转换器(ADC)、甚高频振荡器，但不限于此。这些部件的设计对于在高切换频率和非常窄的占空比下运行的转换器变得具有挑战性，因为通常同时存在像低成本和低功耗的约束条件。另一方面，高切换频率操作有助于减小磁性部件的尺寸，进而有助于增加DC-DC转换器的功率密度，这对于空间受限的应用是必不可少的。恒定的切换频率对于EMI敏感应用是优选的。非常窄的PWM控制允许在负载汲取低电流时增大VOUT/VIN比率的范围，进而增大DC-DC转换器的工作电压范围。例如，这对于高压降压转换器是极其重要的。因此，需要找到一种能够实现DC-DC转换器的高且恒定的切换频率操作同时允许窄占空比操作的解决方案。
恒定切换频率转换器的另一个共同特征是在轻负载条件下进行脉冲频率调制(PFM)控制。目的是在轻负载条件下降低转换器切换频率，从而可以实现更高的效率。这对于高切换频率转换器尤其重要，因为切换损耗是总功率损耗的重要部分。PFM模式控制的一个关键点是生成最小导通(ON)时间。然而，在高切换频率下，生成精确的最小导通时间变得具有挑战性，因为必须生成的最小导通时间可能低至几纳秒，并且它可能容易受到可能随PVT(过程、电压源、温度)而变化的有源器件和部件参数的非理想性的影响。
如图12所示，常规的模拟DC-DC转换器解决方案利用比较器和人工电压斜坡发生器来生成PWM控制信号。当以高切换频率工作时，比较器的传播延迟成为达到非常窄的占空比的限制。非常低的传播延迟比较器设计起来可能具有挑战性并且会增加成本。当以非常小的传播延迟进行目标操作时，比较器也可能会很耗电。同时，人工电压斜坡发生器必须以与转换器切换频率相同的频率工作，并且需要与切换周期同步。诸如人工电压斜坡发生器可能是耗电的并且设计起来具有挑战性。例如，锯齿电压斜坡的斜降应尽可能陡峭，因为它定义转换器的最大导通时间。另外，高斜率斜升对低传播延迟比较器的设计提出了进一步的挑战，因为比较器在比较高动态瞬态输入信号时需要保证低传播延迟。
图13示出了用于实现DC-DC转换器的另一种常见方法。在这些转换器中，反馈回路经由模拟-数字转换器(ADC)在误差放大器的输出端处或直接在分压器抽头处数字化。然后经由数字信号处理块完成PWM信号生成(包括环路补偿，但不限于此)。这些转换器被称为数字化/数控DC-DC转换器。然而，高切换频率和非常窄的占空比操作对这种类型的转换器提出了挑战。首先，在反馈路径中使用的ADC必须非常高速，并且传播延迟必须非常低。这样的设计可能具有挑战性并且实现成本高。而且，为了达到必要的低传播延迟，ADC可能需要较大的管芯尺寸并且需要显著的功率消耗。其次，为了实现非常窄的占空比(高分辨率PWM生成)，数字信号处理块必须以甚高频(例如，超高频)系统时钟工作。第三，具成本效益的甚高频振荡器的设计具有挑战性。最后，甚高频系统时钟可能导致更高的功率消耗并且影响转换器整体的效率。
发明内容
因此，需要一种使用高频率和窄脉冲宽度而不必利用高速PWM比较器、人工电压斜坡发生器、ADC、甚高频振荡器以及其他难以实施且耗电的部件来实现DC-DC转换器的恒频PWM控制的方式。
根据一个实施方案，一种用恒频脉宽调制(PWM)控制器控制DC-DC转换器的方法可包括以下步骤：用第一延迟线将时钟信号延迟固定时间，其中所述第一延迟线提供第一延迟时钟信号；用具有可调时间延迟的第二延迟线将所述时钟信号延迟可变时间，其中所述第二延迟线提供第二延迟时钟信号，并且所述第二延迟时钟信号的延迟可大于所述第一延迟时钟信号的延迟；提供功率开关控制器，所述功率开关控制器用于耦合到DC-DC转换器的功率开关并控制所述功率开关，其中所述功率开关控制器具有耦合到所述第一延迟时钟信号的第一输入以及耦合到所述第二延迟时钟信号的第二输入；以及提供误差放大器，所述误差放大器具有耦合到所述DC-DC转换器的输出电压的第一输入、耦合到参考电压的第二输入以及用于控制来自所述第二延迟线的所述第二延迟时钟信号的所述时间延迟的输出，其中所述输出电压与所述参考电压之间的较大差异将产生所述第二延迟时钟信号的较长时间延迟，由此所述功率开关将响应于所述输出电压与所述参考电压之间的所述较大差异而保持导通更长时间。
根据所述方法的另一个实施方案，可包括以下步骤：提供第一电流饥饿延迟线(CSDL)，所述第一CSDL具有耦合到具有频率的时钟信号的数字输入以及耦合到第一电流源以控制通过其中的延迟时间的电流输入，其中所述第一CSDL可在其输出处将所述时钟信号延迟固定时间；提供第二CSDL，所述第二CSDL具有耦合到所述时钟信号的数字输入以及耦合到第二电流源以控制通过其中的延迟时间的电流输入，其中所述第二CSDL可在其输出处将所述时钟信号延迟可变时间，由此所述时钟信号在所述第二CSDL的所述输出处的延迟可大于所述时钟信号在所述第一CSDL的所述输出处的延迟；提供第一RS触发器，所述第一RS触发器具有耦合到所述第一CSDL的所述输出的置位输入、耦合到所述第二CSDL的所述输出的复位输入和耦合到功率开关并控制所述功率开关的输出；提供功率电感器，所述功率电感器耦合到所述功率开关；提供电容器，所述电容器耦合到所述功率电感器并且适于供给输出电压；提供误差放大器，所述误差放大器具有耦合到所述输出电压的第一输入、耦合到参考电压的第二输入以及耦合到电压-电流转换器的输出，其中来自所述电压-电流转换器的所述电流输出耦合到所述第二CSDL的所述电流输入，由此所述输出电压与所述参考电压之间的较大差异将产生来自所述电压-电流转换器的较大电流输出并且增加所述时钟信号通过所述第二CSDL的所述时间延迟，使得所述第一RS触发器的所述输出接通所述功率开关更长时间。
根据另一个实施方案，一种适于控制DC-DC转换器的恒频脉宽调制(PWM)控制器可包括：第一延迟线，所述第一延迟线具有固定时间延迟以及耦合到时钟信号的时钟输入，其中所述第一延迟线提供第一延迟时钟信号；第二延迟线，所述第二延迟线具有可变时间延迟和耦合到所述时钟信号的时钟输入，其中所述第二延迟线提供第二延迟时钟信号，并且所述第二延迟时钟信号的延迟可大于所述第一延迟时钟信号的延迟；功率开关控制器，所述功率开关控制器用于耦合到DC-DC转换器的功率开关并控制所述功率开关，其中所述功率开关控制器具有耦合到所述第一延迟时钟信号的第一输入以及耦合到所述第二延迟时钟信号的第二输入；以及误差放大器，所述误差放大器具有耦合到所述DC-DC转换器的输出电压的第一输入、耦合到参考电压的第二输入以及用于控制来自所述第二延迟线的所述第二延迟时钟信号的所述时间延迟的输出，其中所述输出电压与所述参考电压之间的较大差异将产生所述第二延迟时钟信号的较长时间延迟，由此所述功率开关将响应于所述输出电压与所述参考电压之间的所述较大差异而保持导通更长时间。
根据另一个实施方案，一种适于控制DC-DC转换器的恒频脉宽调制(PWM)控制器可包括：第一RS触发器，所述第一RS触发器具有置位输入、复位输入和输出；第一电流饥饿延迟线(CSDL)，所述第一CSDL具有耦合到具有频率的时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述置位输入的输出；第一电压-电流转换器，所述第一电压-电流转换器具有耦合到所述第一CSDL电流输入的电流输出以及耦合到延迟参考电压的电压输入；第二电流饥饿延迟线(CSDL)，所述第二CSDL具有耦合到所述时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述复位输入的输出；第二电压-电流转换器，所述第二电压-电流转换器具有耦合到所述第二CSDL电流输入的电流输出；第一差分输入放大器，所述第一差分输入放大器具有耦合到参考电压的第一输入、用于耦合到DC-DC电压转换器的输出电压的第二输入以及耦合到所述第二电压-电流转换器的电压输入的输出；其中所述第一CSDL的所述输出将所述时钟信号延迟由所述第一参考电压确定的固定延迟时间，并且所述第二CSDL的所述输出将所述时钟信号延迟由来自所述第一差分输入放大器的所述输出电压确定的可变延迟时间，并且其中来自所述第一RS触发器的所述输出控制DC-DC转换器的功率开关，由此所述功率开关可在所述第一CSDL的所述输出可处于高逻辑电平而所述第二CSDL的所述输出可处于低逻辑电平时闭合，并且在所述第二CSDL的所述输出可处于所述高逻辑电平时断开。
根据另一个实施方案，所述第一差分输入放大器的所述第一输入可以是正极输入，并且其所述第二输入可以是负极输入。根据另一个实施方案，所述第一差分输入放大器可以是具有本地反馈补偿网络的运算放大器。根据另一个实施方案，所述第一差分输入放大器可以是具有电流-电压输出补偿网络的运算跨导放大器(OTA)。根据另一个实施方案，可包括：与门，所述与门具有分别耦合在所述第一RS触发器的所述复位输入与所述第二CSDL的所述输出之间的输出和第一输入，以及用于耦合到最小导通时间电路的第二输入；其中当所述与门的所述第二输入可处于所述低逻辑电平时，所述第一RS触发器的所述复位输入保持在所述低逻辑电平。
根据另一个实施方案，所述最小导通时间电路可包括：第二RS触发器，所述第二RS触发器具有置位输入、复位输入以及耦合到所述与门的所述第二输入的输出；第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的所述复位输入的输出、耦合到所述时钟信号的输入以及电流输入；第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出；第二差分输入放大器，所述第二差分输入放大器被配置为平均值计算器并且具有耦合到所述第三电压-电流转换器的电压输入的输出、耦合到脉冲频率调制(PFM)电压参考的第一输入以及第二输入；电阻器，所述电阻器耦合在所述第二差分输入放大器的所述第二输入与所述第二触发器的第一输出之间；以及电容器，所述电容器耦合在所述第二差分输入放大器的所述第二输入与所述输出之间；其中所述电阻器和所述电容器可被配置为提供所述功率开关的最小导通时间。根据另一个实施方案，所述第二差分输入放大器的所述第一输入可以是正极输入，并且其所述第二输入可以是负极输入。
根据另一个实施方案，所述最小导通时间电路可包括：第二RS触发器，所述第二RS触发器具有置位输入、复位输入以及耦合到所述与门的所述第二输入的输出；第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的所述复位输入的数字输出、耦合到所述时钟信号的输入以及电流输入；以及第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出以及耦合到预定电压的输入，所述预定电压包括用于确定最小导通时间的Δ电压。根据另一个实施方案，所述PFM电压参考可等于所述第一参考电压加上用以产生通过所述第三CSDL的所需Δ延迟的Δ电压。
根据另一个实施方案，一种恒频脉宽调制(PWM)DC-DC转换器系统可包括：功率开关，所述功率开关耦合到电压源的正节点；功率二极管，所述功率二极管耦合到所述功率开关和所述电压源的负节点；功率电感器，所述功率电感器耦合到所述功率开关；电容器，所述电容器耦合到所述功率电感器和所述电压源的所述负节点；负载，所述负载耦合到所述电容器和所述电压源的所述负节点，由此可提供来自所述DC-DC转换器的DC输出；PWM控制器，所述PWM控制器包括：第一RS触发器，所述第一RS触发器具有置位输入、复位输入以及耦合到所述功率开关并控制所述功率开关的输出；第一电流饥饿延迟线(CSDL)，所述第一CSDL具有耦合到具有频率的时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述置位输入的数字输出；第二电流饥饿延迟线(CSDL)，所述第二CSDL具有耦合到所述时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述复位输入的输出；第一电压-电流转换器，所述第一电压-电流转换器具有耦合到所述第一CSDL电流输入的电流输出以及耦合到第一参考电压的电压输入；第二电压-电流转换器，所述第二电压-电流转换器具有耦合到所述第二CSDL电流输入的电流输出；第一差分输入放大器，所述第一差分输入放大器具有耦合到第二参考电压的第一输入、耦合到所述DC-DC转换器的所述DC输出的第二输入以及耦合到所述第二电压-电流转换器的电压输入的输出；其中所述第一CSDL的所述数字输出将所述时钟信号延迟由所述第一参考电压确定的固定延迟时间，并且所述第二CSDL的所述数字输出将所述时钟信号延迟由来自所述第一差分输入放大器的所述输出电压确定的可变延迟时间，并且来自所述第一RS触发器的所述输出控制所述DC-DC转换器的所述功率开关；由此所述功率开关可在所述第一CSDL的所述输出可处于高逻辑电平而所述第二CSDL的所述输出可处于低逻辑电平时闭合，并且在所述第二CSDL的所述输出可处于所述高逻辑电平时断开。
根据另一个实施方案，所述PWM控制器可包括：与门，所述与门具有分别耦合在所述第一RS触发器的所述复位输入与所述第二CSDL的所述输出之间的输出和第一输入，以及适于耦合到最小导通时间电路的第二输入；其中当所述与门的所述第二输入可处于所述低逻辑电平时，所述RS触发器的所述复位输入保持在所述低逻辑电平。
根据另一个实施方案，所述最小导通时间电路可包括：第二RS触发器，所述第二RS触发器具有耦合到所述与门的所述第二输入的输出、置位输入和复位输入；第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的复位输入的输出、耦合到所述时钟信号的输入以及电流输入；第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出；第二差分输入放大器，所述第二差分输入放大器被配置为平均值计算器并且具有耦合到所述第三电压-电流转换器的电压输入的输出、耦合到脉冲频率调制(PFM)电压参考的第一输入以及第二输入；电阻器，所述电阻器耦合在所述第二差分输入放大器的所述第二输入与所述第二触发器的第一输出之间；以及电容器，所述电容器耦合在所述第二差分输入放大器的所述第二输入与所述输出之间；其中所述电阻器和所述电容器可被配置为提供所述功率开关的最小导通时间。
根据另一个实施方案，所述最小导通时间电路可包括：第二RS触发器，所述第二RS触发器具有置位输入、复位输入以及耦合到所述与门的所述第二输入的输出；第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的复位输入的输出、耦合到所述时钟信号的输入以及电流输入；以及第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出以及耦合到脉冲频率调制(PFM)电压参考的输入。根据另一个实施方案，所述PFM电压参考可等于所述第一参考电压加上用以产生通过所述第三CSDL的所需Δ延迟的Δ电压。根据另一个实施方案，所述PWM控制器可包括高占空比复位电路，所述高占空比复位电路耦合在所述第一RS触发器的所述复位输入与所述第二CSDL的所述数字输出之间，其中所述高占空比复位电路输出仅在从逻辑低到逻辑高的电平转变时从所述第二CSDL的所述输出变为逻辑高。
根据另一个实施方案，所述高占空比复位电路可包括：D触发器，所述D触发器具有耦合到所述第二CSDL的所述输出的时钟输入、耦合到与门的输出的复位输入；所述与门的耦合到所述CSDL的第一延迟抽头的第一输入以及所述与门的耦合到所述CSDL的第二延迟抽头的第二输入，其中所述第二延迟抽头具有比所述第一延迟抽头更长的时间延迟；以及或门，所述或门具有耦合到所述D触发器的输出的第一输入、耦合到所述与门的所述输出的第二输入以及耦合到所述第一RS触发器的所述复位输入的输出。
根据另一个实施方案，所述第一RS触发器可包括：D触发器，所述D触发器具有耦合到所述功率开关并控制所述功率开关的Q输出以及耦合到D输入的反相Q输出；或门，所述或门具有耦合到所述D触发器的时钟输入的输出；第一与门，所述第一与门具有耦合到所述或门的第一输入的输出、耦合到所述第一CSDL的所述输出的第一输入以及耦合到所述D触发器的所述反相Q输出的第二输入；以及第二与门，所述第二与门具有耦合到所述或门的第二输入的输出、耦合到所述第二CSDL的所述输出的第一输入以及耦合到所述D触发器的所述Q输出的第二输入；其中所述D触发器的所述Q输出仅在从逻辑低到逻辑高的电平转变时从所述第二CSDL的所述输出变为逻辑高。
附图说明
通过参考以下结合附图的描述，可以获得对本公开的更完整的理解，其中：
图1示出了根据本公开的具体示例性实施方案的用于在PWM模式下操作的DC-DC转换器的恒频控制电路的示意性框图；
图2示出了图1所示的PWM控制电路的示意性信号波形时序图；
图3示出了根据本公开的具体示例性实施方案的用于生成DC-DC转换器功率开关的最小导通时间的电路的示意性框图；
图4示出了图3所示的最小导通时间电路的示意性信号波形时序图；
图5示出了根据本公开的具体示例性实施方案的用于生成DC-DC转换器功率开关的最小导通时间的另一个电路的示意性框图；
图6示出了根据本公开的具体示例性实施方案的具有用于DC-DC转换器的最小导通时间控制的恒频PWM控制电路的示意性框图；
图7至图9示出了根据本公开的具体示例性实施方案的功率开关栅极控制、电感器电流和控制回路波特图的示意性模拟波形；
图10示出了根据本公开的具体示例性实施方案的在PFM模式下操作的恒频控制电路的示意性模拟波形；
图11示出了图1所示的PWM寄存器的置位和复位信号的示意性模拟波形，其中没有应用PFM控制和由图3和图5所示的电路产生的最小导通时间；
图12示出了用于在PWM模式下操作的DC-DC转换器的模拟控制电路的现有技术示意性框图；
图13示出了用于在PWM模式下操作的DC-DC转换器的数字控制电路的现有技术示意性框图；
图14示出了根据本公开的具体示例性实施方案的当PWM占空比大于百分之五十(50)时图1所示的PWM控制电路的示意性信号波形时序图；
图15示出了根据本公开的具体示例性实施方案的用于解决当PWM占空比大于50％时的触发问题的电路的示意图；
图16示出了图15所示的电路的示意性信号波形时序图；
图17示出了根据本公开的具体示例性实施方案的图1和15所示的电路的组合的示意性信号波形时序图；并且
图18示出了根据本公开的具体示例性实施方案的用于解决当PWM占空比大于50％时的触发问题的另一个电路的示意图。
虽然本公开易受各种修改形式和替代形式的影响，但是其特定示例性实施方案已经在附图中示出并且在本文中详细描述。然而，应当理解，本文对特定示例性实施方案的描述并非旨在将本公开限于本文所公开的形式。
具体实施方式
与现有技术的常规模拟和/或数控DC-DC功率转换器相比，根据本公开的教导和下文描述的用于DC-DC功率转换器的这些新型控制器的实施方案使用简单的数字类部件(延迟线和RS触发器)来生成PWM信号，并且达到模拟转换器所能实现的精细分辨率。消除了瓶颈部件，例如但不限于高速比较器、高频电压斜坡发生器、高速ADC和超高频振荡器，这些瓶颈部件对于常规的现有技术DC-DC功率转换器解决方案是必需的。根据本发明的DC-DC功率转换器控制解决方案更具成本效益、更省电并且对于DC-DC转换器的高且恒定的切换频率PWM控制具有更高的性能。此外，可以精确地生成非常低的最小导通时间。
DC-DC功率转换器中通常要求的另一个特征是在轻负载条件下进行脉冲频率调制(PFM)控制。PFM的优点是降低切换频率，从而可以在轻负载下实现更高的效率。这对于高切换频率DC-DC转换器尤其重要，因为切换损耗是DC-DC转换器总功率损耗的重要因素。基本上，首先定义/生成最小导通时间。当控制回路基于VIN、VOUT和负载电流条件要求的DC-DC转换器的导通时间小于定义的最小导通时间时，由于强制最小导通时间，输出电压将上升。当DC-DC转换器的输出达到预定的上限电压电平时，DC-DC转换器将停止切换。DC-DC转换器的输出端处的负载电流定义电压下降的斜率，并且当输出电压下降到定义的较低电压电平时，切换将再次重新启动。当在PFM(脉冲频率调制)模式下操作时，该操作可以是脉冲跳跃或减少每秒的脉冲数。这样，可以降低平均切换频率，并且可以在轻负载下实现更高的效率。
精确控制最小导通时间是在高切换频率下进行PFM控制的一个关键挑战。这仅仅是因为以下事实：最小导通时间变得如此短(可能小于10ns)，以致于如使用简单的延迟元件或来自振荡器斜坡的抽头生成最小导通时间的传统方式由于在其设计和实现中使用的可用部件的非理想性而不够准确。
本公开的实施方案可包括电流饥饿延迟线和简单逻辑电路(例如，RS触发器)以实现DC-DC转换器的恒频PWM控制。通过以本文公开的新颖方式使用此类部件，避免使用上文提及的瓶颈部件，例如PWM比较器、人工电压斜坡发生器、ADC和甚高频振荡器，这些部件在常规DC-DC转换器中是强制性的。高速和非常窄的占空比PWM生成可基于简单逻辑电路(例如，RS触发器)来实现，该简单逻辑电路可以工作高达数百MHz并且完全消除在常规DC-DC转换器拓扑中必须克服的限制。
现在参见附图，示意性地示出了示例性实施方案的细节。附图中的相似元件将由相似数字表示，并且类似的元件将由具有不同的小写字母后缀的相似数字表示。
参考图1，描绘了根据本公开的具体示例性实施方案的用于在PWM模式下操作的DC-DC转换器的恒频控制电路的示意性框图。DC-DC转换器耦合到提供输入电压Vin 102的电压源，该电压源的正极引线连接到标记为S的功率开关104的第一极，该功率开关可由功率切换晶体管构成。功率开关104的第二极连接到具有电感L的功率电感器108的第一端，并且连接到标记为D的功率二极管106的阴极。承载电流i并且具有电压vc的功率电感器108的第二端连接到具有电容C的电容器110的第一端，并且连接到具有电阻R的负载112的第一端，并且连接到分压器114。负载112的第二端连接到电容器110的第二端、连接到功率二极管106的阳极并且连接到电压源102的负极引线。功率开关104由RS触发器120的Q输出控制，信号标记为PWM，这将在下面描述。功率开关100在RS触发器120的Q输出处于高逻辑电平时闭合，并且在RS触发器120的Q输出处于低逻辑电平时断开。
恒频控制电路100可包括复位-置位(RS)触发器120、第一电流饥饿延迟线(CSDL1)122、第二电流饥饿延迟线(CSDL 2)124、第一电压-电流转换器(V2I)126、第二电压-电流转换器(V2I)128、差分输入放大器(A)130和分压器114。RS触发器120优选地是复位主导，这意味着如果使置位和复位输入都生效，则复位输入主导。DC-DC转换器的切换频率可由频率为fsw的时钟信号(CLK)定义，该时钟信号可耦合到第一电流饥饿延迟线和第二电流饥饿延迟线(CSDL 1和CSDL 2)122和124的数字输入。由第一电流饥饿延迟线(CSDL 1)122插入的延迟可由参考电流Iref_CSDL1定义。Iref_CSDL1是固定电流，其振幅例如可由延迟参考电压Vref_CSDL1定义。可通过使用任何类型的电压-电流转换器(在本发明的该实施方案中，其由第一电压-电流转换器(V2I)126表示)从参考电压Vref_CSDL1导出参考电流Iref_CSDL1。由第二电流饥饿延迟线(CSDL2)124插入的延迟可由调节环路经由误差放大器(Verr)130的输出来控制。Verr可由误差放大器(A)130响应于将来自DC-DC转换器的输出电压(vc)在由分压器114分压之后与参考电压(Vref)进行比较而生成。Verr作为输入被馈送到第二电压-电流转换器(V2I)128，第二电压-电流转换器(V2I)128将其作为第二输入延迟参考电压Vref_CDSL1接收。功率开关104在第一CSDL 122的输出处于高逻辑电平而第二CSDL 124的输出处于低逻辑电平时闭合，并且在第二CSDL 124的输出处于高逻辑电平时断开。
第一电流饥饿延迟线122和第二电流饥饿延迟线124的输出之间的相对延迟/相移分别定义所需的PWM占空比。延迟参考电压Vref_CDSL1和参考电压Vref可独立地导出或可根据电路实现从同一电压源导出并且在本文中被考虑用于所有目的。误差放大器130也可以是具有本地反馈补偿网络的运算放大器或具有输出补偿网络的运算跨导放大器(OTA)，用于将OTA的电流输出转换为电压输出。
为了确保由第二电流饥饿延迟线124提供的延迟始终大于由第一电流饥饿延迟线122提供的延迟，将递送到第二电流饥饿延迟线124的最大偏置电流限制为不超过Iref_CSDL1。为了实现该目的，第二电压-电流转换器(V2I)128被布置成将误差电压Verr转换为电流，该电流由电流参考电压Vref_CDSL1限制。根据如何实现第二电压-电流转换器(V2I)128，可存在不同的方式来将第二电流饥饿延迟线(CSDL 2)124的最大偏置电流限制为Iref_CDSL1。下文描述并示出了实现第二电压-电流转换器(V2I)128的一种可能方式。
概念上，如上文所公开，本发明仅利用复位-置位(RS)触发器，其置位和复位输入分别由第一电流饥饿延迟线122和第二电流饥饿延迟线124控制以生成PWM控制信号(图1)。时钟信号(CLK)可耦合到电流饥饿延迟线122和124两者的输入。该时钟信号(CLK)可以由振荡器生成并且定义DC-DC转换器的切换频率。第一电流饥饿延迟线122负责生成到RS触发器120的″置位″信号。电流饥饿延迟线的总延迟由电流饥饿延迟元件链定义。第一电流饥饿延迟线122的偏置电流是Iref_CSDL1，并且它可以是由第一电压-电流转换器126生成的固定参考电流，其输入被定义为Vref_CSDL1。同时，Vref_CDSL1定义偏置第二电流饥饿延迟线124中的延迟元件的最大允许电流。这可以例如经由将第二电压-电流转换器128的输入Verr钳制为Vref_CSDL1来完成。换句话讲，由第二电流饥饿延迟线124插入的最小延迟不能小于由第一电流饥饿延迟线122插入的延迟。因此，占空比总是正的。第二电流饥饿延迟线124的偏置电流可由误差放大器130的输出动态地定义。这可以例如经由第二电压-电流转换器128(其输入连接到误差放大器130的输出并且其输出用作第二电流饥饿延迟线124的偏置电流)来完成。根据第二电压-电流转换器128的实现，其输入端口可以以负极或正极输入电压起作用。在该示例中，Verr是负电压并且连接到第二电压-电流转换器128的输入端口。因此，当误差放大器(Verr)的输出下降时(例如，在调节输出的小过冲期间)，由第二电压-电流转换器128输出的偏置电流增加，并且由第二电流饥饿延迟线124生成的延迟变得更小。两个延迟线的输出之间的相移变得更小，并且施加更小的占空比以消除调节输出处的过冲。来自误差放大器130的较大输出对应于由电压-电流转换器128输出的较低偏置电流，这会增加由第二电流饥饿延迟线124生成的延迟并且产生较高的脉冲占空比。如前所述，将第二电流饥饿延迟线124的最大偏置电流限制为第一延迟线的偏置电流，因此所生成的占空比将总是大于或等于百分之零(0％)。
这可以例如通过使用具有差分输入级(未示出)的电压-电流转换器来实现。例如，通过将Vref_CSDL1连接到第一差分输入电压-电流转换器126的正极输入端口并且将0V连接到第一差分输入电压-电流转换器126的负极输入端口，差分输入电压Vref_CSDL1即0V定义第一差分输入电压-电流转换器126的输出电流。在第二电压-电流转换器128中，Vref_CSDL1连接到其正极输入端口，并且来自误差放大器130的Verr输出连接到第二电压-电流转换器128的负极输入端口(未示出)。由于Verr不能低于0V，因此第二电压-电流转换器128的差分输入不能大于第一电压-电流转换器126的差分输入，并且第二电压-电流转换器128的输出电流不能高于第一电压-电流转换器126的输出电流。
参考图2，描绘了图1所示的恒频PWM控制电路100的示意性信号波形时序图。时钟(CLK)、耦合到RS触发器120的置位输入的第一电流饥饿延迟线(CSDL 1)122的输出(S1)、耦合到RS触发器120的复位输入的第二电流饥饿延迟线(CSDL 2)124的输出(R1)和RS触发器120的Q输出(PWM)的波形时序关系在图2中示出。
根据本发明的具体示例性实施方案，公开了用于生成精确的最小导通时间控制信号的基于电流饥饿延迟线的两种方法。本文启用的第一种方法经由与最小导通时间成比例相关的电压来调节最小导通时间。对于每个PWM周期，可以对Vsupply处于逻辑高电平和0V处于逻辑低电平的PWM信号进行平均，并且每个PWM周期的平均电压应为Vsupply*占空比。因此，已知Vsupply，调节平均电压相当于调节占空比。
参考图3和图4，描绘了根据本公开的具体示例性实施方案的用于生成DC-DC转换器功率开关的最小导通时间的电路的示意性框图，以及其操作的示意性信号波形时序图。如图3所示，第一种方法基于第三电流饥饿延迟线(CSDL 3)342，其可用于参考第一电流饥饿延迟线(CSDL 1)122的输出信号S1生成固定相移，如图1所示。连接到RS触发器120的置位输入的第一电流饥饿延迟线122(见图1)的输出信号S1进一步连接到RS触发器340的置位输入。差分输入放大器346可被配置为平均值计算器，并且可用于调节如由连接到放大器346的正极输入的PFM参考电压(Vref_PFM)定义的固定相移。放大器346(被配置为平均值计算器)的输出被馈送到第三电压-电流转换器344，并且第三电流饥饿电压-电流转换器344的输出定义第三延迟线342中的延迟元件的偏置电流。第三电流饥饿延迟线342的输出R3连接到RS触发器340的复位输入。可针对切换频率适当地配置电阻器350和电容器348，以便产生TON_MIN或TON_MIN_n，它们可用于消隐信号R1(RS触发器120的复位输入)以设置功率开关104的最小导通时间。TON_MIN_n可经由与门650用来复位RS触发器620(图6)。
如上所述，放大器346的正极输入连接到定义最小导通时间的PFM参考电压(Vref_PFM)。PFM参考电压可以是平均值计算器和RS触发器340的供电电压的比率，并且在这种情况下，将调节固定的最小导通时间，其对应于Vsupply*占空比＝Vref_PFM。也可以由一些其他电路功能块例如基于DC-DC转换器的输入电压电平来生成参考电压。在这种情况下，可以基于DC-DC转换器的输入电压电平来调整最小导通时间，如在下文更全面地公开。RS触发器340的Q输出可用作最小导通时间脉冲信号。输出信号S1、输出信号R3(第三电流饥饿延迟线342的输出)和TON_MIN在图4中示出。
参考图5，描绘了根据本公开的具体示例性实施方案的用于生成DC-DC转换器功率开关的最小导通时间的另一个电路的示意性框图。在该方法中，通过用具有来一个或多个预定电压的输入的电压-电流转换器544直接控制第三电流饥饿延迟线(CSDL 3)542的偏置电流来提供精确的最小导通时间，例如Vref_PFM＝Vref_CSDL1+ΔV。ΔV可定义相对于由第一电流饥饿延迟线(CSDL 1)122(图1)插入的延迟由第三电流饥饿延迟线(CSDL 3)542插入的相对延迟，该第一电流饥饿延迟线的输出信号S1被馈送到RS触发器540的置位输入。第三电流饥饿延迟线543的输出(表示为信号R3)被馈送到RS触发器540的复位输入。通过选择适当的ΔV，可以生成最小导通时间控制信号。RS触发器540的Q输出是控制功率开关104的最小导通时间脉冲信号TON_MIN。Ton_min和Ton_min_n是等效的最小导通时间控制信号。根据实现(设计)，DC-DC转换器可能需要正逻辑信号(Ton_min)或负逻辑信号(Ton_min_n)。在图6中，负逻辑信号(Ton_min_n)用于控制最小导通时间(即，当Ton_min_n为逻辑零时，那么与门650的输出也将为逻辑零)。
参考图6，描绘了根据本公开的具体示例性实施方案的用于在具有用于DC-DC转换器的最小导通时间控制的PWM模式下操作的DC-DC转换器的恒频PWM控制电路的示意性框图。图6所示的电路实施方案以与图1所示的电路基本相同的方式工作，类似元件具有类似的参考标号。如图6所示，反相的最小导通时间脉冲TON_MIN_n可用于通过″与″门650消隐由第二电流饥饿延迟线124生成的R1信号，该″与″门进而确保功率开关104将在每个切换周期闭合最小导通时间。
出于说明和解释目的，已经使用如图1所示的高压降压DC-DC转换器，但DC-DC功率转换器领域的技术人员和本公开的教导内容可以将本文所公开的教导内容应用于其他DC-DC功率转换器拓扑并且在本文中考虑。例如但不限于，DC-DC功率转换器的输入电压可从20伏到80伏摆动。转换器的预期输出电压通常为12伏DC。在该示例中，切换频率可为五(5)MHz。模拟表明，降压转换器可以在不同的边界条件下适当工作。
参考图7至图9，描绘了根据本公开的具体示例性实施方案的功率开关栅极控制、电感器电流和控制回路波特图的示意性模拟波形。
如图7所示，其中负载＝150mA，VIN＝80V，VOUT＝12V，fsw＝5MHz，栅极控制信号以具有较长短划线的线示出，并且电感器电流以实线示出，控制回路以波特图示出(右图)。在重负载条件(150mA)和最大输入电压(80伏)下，转换器以大约22ns的导通时间工作。交叉频率为约30kHz，并且相位裕度足够高。
如图8所示，负载＝150mA，VIN＝20V，VOUT＝12V，fsw＝5MHz，栅极控制信号以具有较长短划线的线示出，并且电感器电流以实线示出(左图)。控制回路波特图是右图。TON为约140ns。当VIN下降到20伏时，占空比变得更大。
如图9所示，负载＝20mA，VIN＝80V，VOUT＝12V，fsw＝5MHz，PFM模式被禁用，栅极控制信号以具有较长短划线的线示出，并且电感器电流以实线示出(左图)，控制回路以波特图示出(右图)。交叉频移接近400kHz。在轻负载(20mA)和最大输入电压VIN＝80V下，导通时间变得短至5ns，并且AC分析显示交叉频率低于10kHz，并且转换器仍然稳定。
模拟结果证实，基于电流饥饿延迟线的PWM生成按预期工作。已经完全消除在常规转换器中由反馈路径插入的以高切换频率生成窄PWM信号的限制。
参考图10，描绘了根据本公开的具体示例性实施方案的在PFM模式下操作的恒频控制电路的示意性模拟波形。经由图10和图11所示的波形模拟来说明PFM模式控制。在该示例中，用于定义最小导通时间的参考电压Vref_PFM为75mV，其对应于在平均值计算器的供电为3V时2.5％的占空比。这使得5MHz切换频率的最小导通时间为5ns。模拟显示了最小导通时间的精确调节。如图10所示，转换器仅部分地切换。PWM信号中的间隙是DC-DC功率转换器不进行切换的地方，因此平均切换频率会降低。VOUT线图示出了当DC-DC转换器正在进行切换时，VOUT由于插入的最小导通时间而上升。当VOUT达到预定水平时，DC-DC转换器将停止切换。然后，VOUT因负载而下降，直到达到较低电平阈值，此时DC-DC转换器将再次开始切换。如图11所示，即使当由控制回路定义的导通时间可短至135皮秒时，所生成的最小导通时间也恰好为5ns，并且它将最终的最小导通时间钳制为5ns。模拟结果证实，高切换频率转换器中的精确PFM控制被启用。
参考图14，描绘了根据本公开的具体示例性实施方案的当PWM占空比大于百分之五十(50)时图1所示的PWM控制电路的示意性信号波形时序图。通过比较信号″预期的PWM″和信号″获得的PWM″来说明问题。由于图1中的RS触发器120的复位主导特性，当控制回路要求的占空比大于50％时，PWM控制信号会被干扰，因为RS触发器的复位(R1)和置位(S1)信号的高电平会重叠。这个问题可以通过将图1中的RS触发器的复位从电平触发复位转换成边沿触发复位来解决。
参考图15，描绘了根据本公开的具体示例性实施方案的用于解决当PWM占空比大于50％时的触发问题的电路的示意图。这可以例如经由图15所示的D触发器来完成。第二延迟线124(图1所示)的输出R1连接到D触发器的时钟输入。D触发器的输出将仅在检测到R1信号的正沿时被设置为‘1’。在每个切换周期结束时生成短复位脉冲以复位D触发器。这可通过在第一电流饥饿延迟线122的末端取两个抽头(CLK_DLA1和CLK_DLA2)并将它们逻辑组合在一起来完成。图1中的RS触发器120的最终复位信号变为″R_join″，其为D触发器输出Q与D触发器复位信号的逻辑或组合。D触发器复位信号还定义转换器的最大导通时间，因为这是图1所示的RS触发器的最新可能复位。
参考图16，描绘了图15所示电路的示意性信号波形时序图。图16示出了与D触发器复位信号生成相关的不同信号之间的关系。如图16的底部所示，可在每个切换周期结束时生成短脉冲。
参考图17，描绘了根据本公开的具体示例性实施方案的图1和15所示的电路的组合的示意性信号波形时序图。图17示出了图1中的RS触发器120的所操纵的复位信号″R_join″和所生成的PWM信号。如图17所示，在R_join与S1信号之间没有逻辑高″1″电平重叠。R_join在R1正沿出现时变高，并且在D触发器复位信号变为逻辑低″0″之后在每个切换周期结束时变低。所生成的PWM信号正好是预期的PWM信号。
参考图18，描绘了根据本公开的具体示例性实施方案的用于解决当PWM占空比大于50％时的触发问题的另一个电路的示意图。图18示出了包括D触发器1860、或门1862以及两个与门1864和1866的RS触发器替换电路。
已根据一个或多个实施方案描述了本公开，并且应当理解，除了明确陈述的那些之外，许多等同物、替代物、变型和修改是可能的并且在本公开的范围内。虽然本公开易受各种修改形式和替代形式的影响，但是其特定示例性实施方案已经在附图中示出并且在本文中详细描述。然而，应当理解，本文对特定示例性实施方案的描述并非旨在将本公开限于本文所公开的特定形式。

Claims (17)

1.一种适于控制DC-DC转换器的恒频脉宽调制(PWM)控制器，所述恒频PWM控制器包括：
第一延迟线，所述第一延迟线具有固定时间延迟以及耦合到时钟信号的时钟输入，其中所述第一延迟线提供第一延迟时钟信号；
第二延迟线，所述第二延迟线具有可变时间延迟以及耦合到所述时钟信号的时钟输入，其中所述第二延迟线提供第二延迟时钟信号，并且所述第二延迟时钟信号的延迟大于所述第一延迟时钟信号的延迟；
功率开关控制器，所述功率开关控制器用于耦合到DC-DC转换器的功率开关并控制所述功率开关，其中所述功率开关控制器具有耦合到所述第一延迟时钟信号的第一输入以及耦合到所述第二延迟时钟信号的第二输入；以及
误差放大器，所述误差放大器具有耦合到所述DC-DC转换器的输出电压的第一输入、耦合到参考电压的第二输入以及用于控制来自所述第二延迟线的所述第二延迟时钟信号的所述时间延迟的输出，其中所述输出电压与所述参考电压之间的较大差异将产生所述第二延迟时钟信号的较长时间延迟，由此所述功率开关将响应于所述输出电压与所述参考电压之间的所述较大差异而保持导通更长时间。
2.根据权利要求1所述的恒频PWM控制器，其中：
所述恒频PWM控制器还包括第一RS触发器，所述第一RS触发器具有置位输入、复位输入和输出；
所述第一延迟线包括第一电流饥饿延迟线(CSDL)，所述第一CSDL具有耦合到具有频率的时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述置位输入的输出；
所述恒频PWM控制器还包括第一电压-电流转换器，所述第一电压-电流转换器具有耦合到所述第一CSDL电流输入的电流输出以及耦合到延迟参考电压的电压输入；
所述第二延迟线包括第二电流饥饿延迟线(CSDL)，所述第二CSDL具有耦合到所述时钟信号的输入、电流输入以及耦合到所述第一RS触发器的所述复位输入的输出；
所述恒频PWM控制器还包括第二电压-电流转换器，所述第二电压-电流转换器具有耦合到所述第二CSDL电流输入的电流输出；
误差放大器包括第一差分输入放大器，所述第一差分输入放大器具有用于耦合到DC-DC电压转换器的所述输出电压的第一输入、耦合到所述参考电压的第二输入以及耦合到所述第二电压-电流转换器的电压输入的输出；
其中所述第一CSDL的所述输出将所述时钟信号延迟由第一参考电压确定的固定延迟时间，并且所述第二CSDL的所述输出将所述时钟信号延迟由来自所述第一差分输入放大器的所述输出电压确定的可变延迟时间，并且
其中来自所述第一RS触发器的所述输出控制DC-DC转换器的功率开关，由此所述功率开关在所述第一CSDL的所述输出处于高逻辑电平而所述第二CSDL的所述输出处于低逻辑电平时闭合，并且在所述第二CSDL的所述输出处于所述高逻辑电平时断开。
3.根据权利要求2所述的恒频PWM控制器，其中所述第一差分输入放大器的所述第一输入是正极输入，并且其所述第二输入是负极输入。
4.根据权利要求2-3中任一项所述的恒频PWM控制器，其中所述第一差分输入放大器是具有本地反馈补偿网络的运算放大器。
5.根据权利要求2-3中任一项所述的恒频PWM控制器，其中所述第一差分输入放大器是具有电流-电压输出补偿网络的运算跨导放大器(OTA)。
6.根据权利要求2-5中任一项所述的恒频PWM控制器，还包括：
与门，所述与门具有分别耦合在所述第一RS触发器的所述复位输入与所述第二CSDL的所述输出之间的输出和第一输入，以及用于耦合到最小导通时间电路的第二输入；
其中当所述与门的所述第二输入处于所述低逻辑电平时，所述第一RS触发器的所述复位输入保持在所述低逻辑电平。
7.根据权利要求6所述的PWM控制器，其中所述最小导通时间电路包括：
第二RS触发器，所述第二RS触发器具有置位输入、复位输入以及耦合到所述与门的所述第二输入的输出；
第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的所述复位输入的输出、耦合到所述时钟信号的输入以及电流输入；
第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出；
第二差分输入放大器，所述第二差分输入放大器被配置为平均值计算器并且具有耦合到所述第三电压-电流转换器的电压输入的输出、耦合到脉冲频率调制(PFM)电压参考的第一输入以及第二输入；
电阻器，所述电阻器耦合在所述第二差分输入放大器的所述第二输入与所述第二触发器的第一输出之间；以及
电容器，所述电容器耦合在所述第二差分输入放大器的所述第二输入与所述输出之间；
其中所述电阻器和所述电容器被配置为提供所述功率开关的最小导通时间。
8.根据权利要求7所述的恒频PWM控制器，其中所述第二差分输入放大器的所述第一输入是正极输入，并且其所述第二输入是负极输入。
9.根据权利要求6所述的恒频PWM控制器，其中所述最小导通时间电路包括：
第二RS触发器，所述第二RS触发器具有置位输入、复位输入以及耦合到所述与门的所述第二输入的输出；
第三CSDL，所述第三CSDL具有耦合到所述第二RS触发器的所述复位输入的数字输出、耦合到所述时钟信号的输入以及电流输入；以及
第三电压-电流转换器，所述第三电压-电流转换器具有耦合到所述第三CSDL电流输入的电流输出以及耦合到预定电压的输入，所述预定电压包括用于确定最小导通时间的Δ电压。
10.根据权利要求9所述的恒频PWM控制器，其中所述PFM电压参考等于所述第一参考电压加上用以产生通过所述第三CSDL的所需Δ延迟的Δ电压。
11.根据权利要求2-10中任一项所述的恒频PWM控制器，还包括高占空比复位电路，所述高占空比复位电路耦合在所述第一RS触发器的所述复位输入与所述第二CSDL的所述数字输出之间，其中所述高占空比复位电路输出仅在从逻辑低到逻辑高的电平转变时从所述第二CSDL的所述输出变为逻辑高。
12.根据权利要求11所述的恒频PWM控制器，其中所述高占空比复位电路包括：
D触发器，所述D触发器具有耦合到所述第二CSDL的所述输出的时钟输入、耦合到与门的输出的复位输入；
所述与门的耦合到所述CSDL的第一延迟抽头的第一输入以及所述与门的耦合到所述CSDL的第二延迟抽头的第二输入，其中所述第二延迟抽头具有比所述第一延迟抽头更长的时间延迟；以及
或门，所述或门具有耦合到所述D触发器的输出的第一输入、耦合到所述与门的所述输出的第二输入以及耦合到所述第一RS触发器的所述复位输入的输出。
13.根据权利要求2-12中任一项所述的恒频PWM控制器，其中所述第一RS触发器包括：
D触发器，所述D触发器具有耦合到所述功率开关并控制所述功率开关的Q输出以及耦合到D输入的反相Q输出；
或门，所述或门具有耦合到所述D触发器的时钟输入的输出；
第一与门，所述第一与门具有耦合到所述或门的第一输入的输出、耦合到所述第一CSDL的所述输出的第一输入以及耦合到所述D触发器的所述反相Q输出的第二输入；以及
第二与门，所述第二与门具有耦合到所述或门的第二输入的输出、耦合到所述第二CSDL的所述输出的第一输入以及耦合到所述D触发器的所述Q输出的第二输入；
其中所述D触发器的所述Q输出仅在从逻辑低到逻辑高的电平转变时从所述第二CSDL的所述输出变为逻辑高。
14.一种恒频脉宽调制(PWM)DC-DC转换器系统，所述系统包括：
功率开关，所述功率开关耦合到电压源的正节点；
功率二极管，所述功率二极管耦合到所述功率开关和所述电压源的负节点；
功率电感器，所述功率电感器耦合到所述功率开关；
电容器，所述电容器耦合到所述功率电感器和所述电压源的所述负节点；
负载，所述负载耦合到所述电容器和所述电压源的所述负节点，由此提供来自所述DC-DC转换器的DC输出；
PWM控制器，所述PWM控制器包括根据权利要求1-13所述的任何恒频PWM控制器。
15.一种用恒频脉宽调制(PWM)控制器控制DC-DC转换器的方法，所述方法包括操作根据权利要求1-14所述的任何PWM控制器或PWMDC-DC转换器系统的步骤。
16.一种用恒频脉宽调制(PWM)控制器控制DC-DC转换器的方法，所述方法包括以下步骤：
用第一延迟线将时钟信号延迟固定时间，其中所述第一延迟线提供第一延迟时钟信号；
用具有可调时间延迟的第二延迟线将所述时钟信号延迟可变时间，其中所述第二延迟线提供第二延迟时钟信号，并且所述第二延迟时钟信号的延迟大于所述第一延迟时钟信号的延迟；
提供功率开关控制器，所述功率开关控制器用于耦合到DC-DC转换器的功率开关并控制所述功率开关，其中所述功率开关控制器具有耦合到所述第一延迟时钟信号的第一输入以及耦合到所述第二延迟时钟信号的第二输入；以及
提供误差放大器，所述误差放大器具有耦合到所述DC-DC转换器的输出电压的第一输入、耦合到参考电压的第二输入和用于控制来自所述第二延迟线的所述第二延迟时钟信号的所述时间延迟的输出，其中所述输出电压与所述参考电压之间的较大差异将产生所述第二延迟时钟信号的较长时间延迟，由此所述功率开关将响应于所述输出电压与所述参考电压之间的所述较大差异而保持导通更长时间。
17.根据权利要求16所述的方法，还包括以下步骤：
提供第一电流饥饿延迟线(CSDL)，所述第一CSDL具有耦合到具有频率的时钟信号的数字输入，以及
耦合到第一电流源以用于控制通过其中的延迟时间的电流输入，
其中所述第一CSDL在其输出处将所述时钟信号延迟固定时间；
提供第二CSDL，所述第二CSDL具有耦合到所述时钟信号的数字输入，以及
耦合到第二电流源以用于控制通过其中的延迟时间的电流输入，
其中所述第二CSDL在其输出处将所述时钟信号延迟可变时间，
由此所述第二CSDL的所述输出处的所述时钟信号的延迟大于所述第一CSDL的所述输出处的所述时钟信号的延迟；
提供第一RS触发器，所述第一RS触发器具有耦合到所述第一CSDL的所述输出的置位输入、耦合到所述第二CSDL的所述输出的复位输入和耦合到功率开关并控制所述功率开关的输出；
提供功率电感器，所述功率电感器耦合到所述功率开关；
提供电容器，所述电容器耦合到所述功率电感器并且适于供给输出电压；
提供误差放大器，所述误差放大器具有耦合到所述输出电压的第一输入、耦合到参考电压的第二输入以及耦合到电压-电流转换器的输出，其中来自所述电压-电流转换器的所述电流输出耦合到所述第二CSDL的所述电流输入，由此所述输出电压与所述参考电压之间的较大差异将产生来自所述电压-电流转换器的较大电流输出并且增加所述时钟信号通过所述第二CSDL的所述时间延迟，使得所述第一RS触发器的所述输出接通所述功率开关更长时间。
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