CN115173838A - 以互斥或门为基础的非重叠时钟产生器 - Google Patents

以互斥或门为基础的非重叠时钟产生器 Download PDF

Info

Publication number
CN115173838A
CN115173838A CN202110800859.0A CN202110800859A CN115173838A CN 115173838 A CN115173838 A CN 115173838A CN 202110800859 A CN202110800859 A CN 202110800859A CN 115173838 A CN115173838 A CN 115173838A
Authority
CN
China
Prior art keywords
exclusive
gate
clock generator
terminal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110800859.0A
Other languages
English (en)
Inventor
萧文佑
李炳成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pixart Imaging Inc
Original Assignee
Pixart Imaging Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pixart Imaging Inc filed Critical Pixart Imaging Inc
Publication of CN115173838A publication Critical patent/CN115173838A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种以互斥或门为基础的非重叠时钟产生器。非重叠时钟产生器根据一输入时钟信号产生互为非重叠的一同相输出时钟信号及一反相输出时钟信号，该非重叠时钟产生器包括彼此交叉耦接的第一互斥或门、第二互斥或门、第一负载晶体管与第二负载晶体管，非重叠时钟产生器还包括第一延迟电路和第二延迟电路，分别耦接于同相输出时钟信号与第一负载晶体管的控制端之间和反相输出时钟信号与第二负载晶体管的控制端之间。每一互斥或门包括至少一通路晶体管逻辑以实现互斥或逻辑，该至少一通路晶体管逻辑耦接于该第一控制电压。该同相输出时钟信号与该反相输出时钟信号之间的一非重叠时段根据该第一控制电压及/或第一延迟电路与第二延迟电路的延迟时段而决定。

Description

以互斥或门为基础的非重叠时钟产生器
技术领域
本发明涉及一种非重叠时钟产生器，特别是指一种以互斥或门为基础的非重叠时钟产生器。
背景技术
请参阅图1A与图1B，图1A显示一种现有技术的非重叠时钟产生器。图1B显示对应于图1A的操作波形图。非重叠时钟产生器1001包括交叉耦接的与非门与非门串，其根据输入时钟信号CLK而产生互为非重叠的同相输出时钟信号PH1及反相输出时钟信号PH2。
图1A、图1B的现有技术的非重叠时钟产生器1001的缺点在于：在较为低频的时钟应用上，或是同相输出时钟信号PH1及反相输出时钟信号PH2之间需要较长的非重叠时段时，会需要很大的电路面积以及电流耗损。
相较于图1A、图1B的现有技术的迟滞感测电路，本发明的非重叠时钟产生器1001，可大幅降低所需的电路面积以及电流耗损，特别适用于低频，或需要较长的非重叠时段的应用上。
发明内容
就其中一个观点言，本发明提供了一种非重叠(non-overlapping)时钟产生器，用以根据一输入时钟信号而产生互为非重叠的一同相输出时钟信号及一反相输出时钟信号，该非重叠时钟产生器包含：第一互斥或门与第二互斥或门，彼此交叉耦接，其中该第一互斥或门的第一输入端用以接收该输入时钟信号的同相子信号，该第一互斥或门的第二输入端用以接收一第一控制电压，其中该第二互斥或门的第一输入端用以接收该输入时钟信号反相子信号，该第二互斥或门的第二输入端用以接收该第一控制电压；其中该第一互斥或门用以于该非重叠时钟产生器的一反相输出端产生该反相输出时钟信号，该第二互斥或门于该非重叠时钟产生器的一同相输出端产生该同相输出时钟信号；第一负载晶体管，其第一端耦接于该非重叠时钟产生器的该同相输出端，其一控制端受控制于该反相输出时钟信号；以及第二负载晶体管，其第一端耦接于该非重叠时钟产生器的该反相输出端，其一控制端受控制于该同相输出时钟信号；其中该第一互斥或门与该第二互斥或门的每一互斥或门包括至少一通路晶体管逻辑(wired logic)，以实现互斥或逻辑，其中该至少一通路晶体管逻辑耦接于该第一控制电压；其中该同相输出时钟信号与该反相输出时钟信号之间的一非重叠时段根据该第一控制电压而决定。
在一种较佳的实施型态中，该第一互斥或门与该第二互斥或门的每一互斥或门包括：一第一晶体管，其一控制端耦接于该第一输入端，其第一端耦接于该互斥或门的一输出端；一第二晶体管，其一控制端耦接于该第一输入端，其第一端耦接于该互斥或门的该输出端，其第二端耦接于该第二输入端；以及一第三晶体管，其一控制端耦接于该第二输入端，其第一端耦接于该互斥或门的该输出端，其第二端耦接于该第一输入端。
在一种较佳的实施型态中，该第一控制电压大于第一预设值，以避免该互斥或门中的第一晶体管与该第二晶体管同时为不导通，其中该第一预设值相关于该互斥或门中的至少一晶体管的导通临界电压。
在一种较佳的实施型态中，该第一控制电压小于该非重叠时钟产生器的一电源电压与该互斥或门中的至少一晶体管的导通临界电压的差值。
在一种较佳的实施型态中，该第一控制电压设定为该非重叠时钟产生器的一电源电压。
在一种较佳的实施型态中，该第一互斥或门与该第二互斥或门的每一互斥或门还包括：一第四晶体管，与该第一晶体管串联，该第四晶体管的一控制端耦接于第三输入端；其中该第一互斥或门的该第三输入端与该第二互斥或门的该第三输入端彼此耦接于一第二控制电压，其中该非重叠时段还根据该第二控制电压而决定。
在一种较佳的实施型态中，该第二控制电压大于该互斥或门中的至少一晶体管的导通临界电压，且小于等于该非重叠时钟产生器的一电源电压。
在一种较佳的实施型态中，该非重叠时钟产生器还包含：一第一延迟电路，耦接于该非重叠时钟产生器的该反相输出端与该第一负载晶体管的该控制端之间，用以将该反相输出时钟信号延迟一第一延迟时段，而产生反相延迟信号而控制该第一负载晶体管；以及一第二延迟电路，耦接于该非重叠时钟产生器的该同相输出端与该第二负载晶体管的该控制端之间，用以将该同相输出时钟信号延迟一第二延迟时段，而产生同相延迟信号而控制该第二负载晶体管；其中该非重叠时段还根据该第一延迟时段及或该第二延迟时段而决定。
在一种较佳的实施型态中，该第一延迟电路与该第二延迟电路的每一延迟电路包括：多个延迟单元，彼此串接以产生对应的一延迟时段；以及一选择电路，用以选择多个延迟单元的串接数量，以调整对应的该延迟时段。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A显示一种现有技术的非重叠时钟产生器。
图1B显示对应于图1A的操作波形图。
图2显示根据本发明的非重叠时钟产生器的一种实施例的电路示意图。
图3显示根据本发明的非重叠时钟产生器中，互斥或门的一种具体实施例的电路示意图。
图4A显示根据本发明的非重叠时钟产生器中，互斥或门(对应于第一互斥或门100或第二互斥或门200)的另一种具体实施例的电路示意图。
图4B显示根据本发明的非重叠时钟产生器的一种实施例的电路示意图。
图5显示根据本发明的非重叠时钟产生器中，延迟电路的一种具体实施例的电路示意图。
图6显示根据本发明的非重叠时钟产生器的一种实施例的电路示意图。
图7显示对应于本发明的非重叠时钟产生器的操作波形图。
具体实施方式
本发明中的附图均属示意，主要意在表示各电路间的耦接关系，以及各信号波形之间的关系，至于电路、信号波形与频率则并未依照比例绘制。
图2显示根据本发明的非重叠时钟产生器1002的一种实施例的电路示意图(非重叠时钟产生器1002)。如图所示，非重叠时钟产生器1002用以根据输入时钟信号而产生互为非重叠的同相输出时钟信号PH1及反相输出时钟信号PH2，换言之，同相输出时钟信号PH1及反相输出时钟信号PH2之间具有非重叠时段Tnov(请同时参阅图7)，在一实施例中，于非重叠时段Tnov内，同相输出时钟信号PH1及反相输出时钟信号PH2都为禁止状态(例如为低位准状态)。前述的输入时钟信号包括同相子信号CLK与反相子信号CLK_B，输入时钟信号的同相子信号CLK例如通过反相器而产生反相子信号CLK_B，同相子信号CLK与反相子信号CLK_B可以是彼此在上升缘与下降缘有所重叠的两个时钟信号。
非重叠时钟产生器1002包含：第一互斥或门100、第二互斥或门200、第一负载晶体管M1以及第二负载晶体管M2。
第一互斥或门100与第二互斥或门200彼此交叉耦接，详言之，第一互斥或门100的第一输入端(A)用以接收输入时钟信号的同相子信号CLK，第一互斥或门100的第二输入端(B)用以接收第一控制电压VCTRL1。另一方面，第二互斥或门200的第一输入端(A)用以接收输入时钟信号反相子信号CLK_B，第二互斥或门200的第二输入端(B)用以接收第一控制电压VCTRL1。通过上述的耦接关系，第一互斥或门100用以于非重叠时钟产生器1002的反相输出端ND2产生反相输出时钟信号PH2，而第二互斥或门200则于非重叠时钟产生器1002的同相输出端ND1产生同相输出时钟信号PH1。
第一负载晶体管M1的第一端(例如对应为汲极)耦接于非重叠时钟产生器1002的同相输出端ND1(对应于第一互斥或门100的输出端Y)，第一负载晶体管M1的控制端(例如对应为栅极)受控制于反相输出时钟信号PH2。另一方面，第二负载晶体管M2的第一端耦接于非重叠时钟产生器1002的反相输出端ND2(对应于第二互斥或门200的输出端Y)，第二负载晶体管M2的控制端受控制于同相输出时钟信号PH1。
在一实施例中，第一互斥或门100与第二互斥或门200的每一互斥或门包括至少一通路晶体管逻辑(pass transistor logic)，以实现互斥或逻辑，其中该至少一通路晶体管逻辑耦接于第一控制电压VCTRL1，有关通路晶体管逻辑的细节实施例容后详述。
在一实施例中，同相输出时钟信号PH1与反相输出时钟信号PH2之间的非重叠时段Tnov(如图7所示)根据第一控制电压VCTRL1而决定。
在一实施例中，如图2所示，非重叠时钟产生器1002还包括缓冲器500及缓冲器600，分别将同相输出时钟信号PH1与反相输出时钟信号PH2缓冲并调整波形，而产生同相输出时钟信号PH1’与反相输出时钟信号PH2’，同相输出时钟信号PH1’及反相输出时钟信号PH2’之间具有非重叠时段Tnov’。
图3显示根据本发明的非重叠时钟产生器中，互斥或门(对应于第一互斥或门100或第二互斥或门200)的一种具体实施例的电路示意图(互斥或门103)。互斥或门103包括：第一晶体管M10，第二晶体管M20，第三晶体管M30。
第一晶体管M10的控制端耦接于互斥或门103的第一输入端(A)，第一晶体管M10的第一端耦接于互斥或门103的输出端(Y)，而第一晶体管M10的第二端耦接于参考电位(例如接地电位)，具体而言，第一晶体管M10负责互斥或门103的下拉。
第二晶体管M20的控制端耦接于互斥或门103的第一输入端(A)，第二晶体管M20的第一端耦接于互斥或门103的输出端(Y)，而第二晶体管M20的第二端耦接于互斥或门103的第二输入端(B)。第三晶体管M30的控制端耦接于互斥或门103的第二输入端(B)，而第三晶体管M30的第一端耦接于互斥或门103的输出端(Y)，第三晶体管M30的第二端耦接于互斥或门103的第一输入端(A)。具体而言，第二晶体管M20与第三晶体管M30自源极端对应耦接于为输入端，换言之，互斥或门103至少包括了由第二晶体管M20与第三晶体管M30所配置的通路晶体管逻辑。值得注意的是，采用前述的通路晶体管逻辑仅需3个晶体管(M10,M20,M30)即可实现前述的互斥或门，进而以互斥或门为基础而配置成前述的非重叠时钟产生器1002，此外，由于前述的互斥或门，采用通路晶体管逻辑，因此，可通过调整互斥或门的至少一输入端的电压(例如第一控制电压VCTRL1)而调整非重叠时段Tnov。
在一实施例中，前述的第一控制电压VCTRL1大于第一预设值，以避免互斥或门(103)中的第一晶体管M10与第二晶体管M20同时为不导通。在一实施例中，第一预设值相关于第一晶体管M10与第二晶体管M20的导通临界电压。
图4A显示根据本发明的非重叠时钟产生器中，互斥或门的另一种具体实施例的电路示意图(互斥或门104)。本实施例中的互斥或门104与图3的互斥或门103相似，其差异在于，互斥或门104还包括第四晶体管M40，其与第一晶体管M10串联，本实施例中，第四晶体管M40耦接于第一晶体管M10与接地电位之间。第四晶体管M40的控制端耦接于第三输入端C。
在一实施例中，如图4A所示，第一晶体管M10及第四晶体管M40可配置为例如但不限于NMOS晶体管，其本体极可耦接于基板偏压VSUB，另一方面，第二晶体管M20及第三晶体管M30可配置为例如但不限于PMOS晶体管，其本体极可耦接于电源电压AVDD。
图4B显示根据本发明的非重叠时钟产生器的一种实施例的电路示意图(非重叠时钟产生器1004)。本实施例中的非重叠时钟产生器1004与图2的非重叠时钟产生器1002相似，其差异在于，非重叠时钟产生器1004包括第一互斥或门140与第二互斥或门240(对应前述的互斥或门104)，第一互斥或门140的第三输入端C与第二互斥或门240的第三输入端C彼此耦接于第二控制电压VCTRL2，其中前述的非重叠时段Tnov还根据第二控制电压VCTRL2而决定。在一实施例中，第二控制电压VCTRL2大于第四晶体管M40的导通临界电压。
请继续参阅图2与图4B，非重叠时钟产生器(1002与1004)还包括第一延迟电路300以及第二延迟电路400。第一延迟电路300耦接于非重叠时钟产生器1002的反相输出端ND2与第一负载晶体管M1的控制端之间，用以将反相输出时钟信号PH2延迟第一延迟时段，而产生反相延迟信号PH2D而控制第一负载晶体管M1。第二延迟电路400耦接于非重叠时钟产生器1002的同相输出端ND1与第二负载晶体管M2的控制端之间，用以将同相输出时钟信号PH1延迟第二延迟时段，而产生同相延迟信号PH1D而控制第二负载晶体管M2。本实施例中，非重叠时段Tnov、Tnov’还根据第一延迟时段及或第二延迟时段而决定。
图5显示根据本发明的非重叠时钟产生器中，延迟电路的一种具体实施例的电路示意图(延迟电路305，对应于前述的第一延迟电路300或第二延迟电路400)在一实施例中，延迟电路305包括多个延迟单元以及选择电路550，多个延迟单元例如包括图5所示的延迟单元511～512，521～524，531～536，541～548，其中延迟单元511～512彼此串接为延迟支路510以产生对应的延迟时段，延迟单元521～524彼此串接为延迟支路520以产生对应的延迟时段，延迟单元531～536彼此串接为延迟支路530以产生对应的延迟时段，延迟单元541～548彼此串接为延迟支路540以产生对应的延迟时段，其中各延迟支路对应的延迟时段，与各延迟支路中串接的延迟单元的数量基本上成正相关。
选择电路550用以选择多个延迟单元的串接数量，以调整对应的延迟时段。本实施例中，选择电路550例如根据延迟控制信号Sdly而产生调整控制信号(如图5所示的EN1～EN4)，用以使能或禁止对应的延迟支路与其中的延迟单元，换言之，由此选择对应的延迟支路以产生对应的延迟时段。
图6显示根据本发明的非重叠时钟产生器的一种实施例的电路示意图(非重叠时钟产生器1006)。本实施例中的非重叠时钟产生器1006与图2的非重叠时钟产生器1002相似，其差异在于，非重叠时钟产生器1006中，第一控制电压VCTRL1及第二控制电压VCTRL2设定为非重叠时钟产生器1006的电源电压AVDD。在一实施例中，第一控制电压VCTRL1及第二控制电压VCTRL2也可以仅其中之一设定为非重叠时钟产生器1006的电源电压AVDD。需说明的是，在一实施例中，在第一控制电压VCTRL1或第二控制电压VCTRL2并非设定为电源电压AVDD的情况下，第一控制电压VCTRL1或第二控制电压VCTRL2分别都小于等于电源电压AVDD。
如前所述，本发明可根据前述的数种方式调整非重叠时段Tnov，亦即通过延迟电路的延迟时段，第一控制电压VCTRL1或第二控制电压VCTRL2以调整非重叠时段Tnov。在一实施例中，第一控制电压VCTRL1或第二控制电压VCTRL2可用于对非重叠时段Tnov的粗调整，而延迟电路的延迟时段可用于对非重叠时段Tnov的细调整。
在一较佳的实施例中，第一控制电压VCTRL1与第二控制电压VCTRL2可根据以下范围与组合调整，以获得较佳的调整效果。
在一较佳的实施例中，第一控制电压VCTRL1介于0至AVDD-Vth之间，其中Vth为前述的导通临界电压，而第二控制电压VCTRL2可介于导通临界电压Vth至电源电压AVDD之间，或设置为电源电压AVDD。在另一较佳实施例中，第一控制电压VCTRL1介于前述的第一预设值至AVDD-Vth之间，而第二控制电压VCTRL2可介于导通临界电压Vth至电源电压AVDD之间，或设置为电源电压AVDD。
在又一较佳的实施例中，第一控制电压VCTRL1可设置为电源电压AVDD，而第二控制电压VCTRL2可介于导通临界电压Vth至电源电压AVDD之间。
图7显示对应于本发明的非重叠时钟产生器的操作波形图。如图所示，非重叠时钟产生器(如1002,1004,1006)根据输入时钟信号(对应于CLK)，而产生彼此之间具有非重叠时段Tnov的同相输出时钟信号PH1、PH1’及反相输出时钟信号PH2、PH2’，而非重叠时段Tnov可根据前述的第一控制电压VCTRL1、第二控制电压VCTRL2、延迟电路的设定，以及所述的调整方式的组合，而调整非重叠时段Tnov。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的最广的权利范围。所说明的各个实施例，并不限于单独应用，也可以组合应用，举例而言，两个或以上的实施例可以组合运用，而一实施例中的部分组成也可用以取代另一实施例中对应的组成部件。此外，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，举例而言，本发明所称“根据某信号进行处理或运算或产生某输出结果”，不限于根据该信号的本身，也包含于必要时，将该信号进行电压电流转换、电流电压转换、及/或比例转换等，之后根据转换后的信号进行处理或运算产生某输出结果。由此可知，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，其组合方式甚多，在此不一一列举说明。因此，本发明的范围应涵盖上述及其他所有等效变化。

Claims (9)

1.一种非重叠时钟产生器，用以根据一输入时钟信号而产生互为非重叠的一同相输出时钟信号及一反相输出时钟信号，该非重叠时钟产生器包含：
第一互斥或门与第二互斥或门，彼此交叉耦接，其中该第一互斥或门的第一输入端用以接收该输入时钟信号的同相子信号，该第一互斥或门的第二输入端用以接收一第一控制电压，其中该第二互斥或门的第一输入端用以接收该输入时钟信号反相子信号，该第二互斥或门的第二输入端用以接收该第一控制电压；其中该第一互斥或门用以于该非重叠时钟产生器的一反相输出端产生该反相输出时钟信号，该第二互斥或门于该非重叠时钟产生器的一同相输出端产生该同相输出时钟信号；
第一负载晶体管，其第一端耦接于该非重叠时钟产生器的该同相输出端，其一控制端受控制于该反相输出时钟信号；以及
第二负载晶体管，其第一端耦接于该非重叠时钟产生器的该反相输出端，其一控制端受控制于该同相输出时钟信号；
其中该第一互斥或门与该第二互斥或门的每一互斥或门包括至少一通路晶体管逻辑，以实现互斥或逻辑，其中该至少一通路晶体管逻辑耦接于该第一控制电压；
其中该同相输出时钟信号与该反相输出时钟信号之间的一非重叠时段根据该第一控制电压而决定。
2.如权利要求1所述的非重叠时钟产生器，其中，该第一互斥或门与该第二互斥或门的每一互斥或门包括：
一第一晶体管，其一控制端耦接于该第一输入端，其第一端耦接于该互斥或门的一输出端；
一第二晶体管，其一控制端耦接于该第一输入端，其第一端耦接于该互斥或门的该输出端，其第二端耦接于该第二输入端；以及
一第三晶体管，其一控制端耦接于该第二输入端，其第一端耦接于该互斥或门的该输出端，其第二端耦接于该第一输入端。
3.如权利要求2所述的非重叠时钟产生器，其中，该第一控制电压大于第一预设值，以避免该互斥或门中的第一晶体管与该第二晶体管同时为不导通，其中该第一预设值相关于该互斥或门中的至少一晶体管的导通临界电压。
4.如权利要求3所述的非重叠时钟产生器，其中，该第一控制电压小于该非重叠时钟产生器的一电源电压与该互斥或门中的至少一晶体管的导通临界电压的差值。
5.如权利要求2所述的非重叠时钟产生器，其中，该第一控制电压设定为该非重叠时钟产生器的一电源电压。
6.如权利要求2所述的非重叠时钟产生器，其中，该第一互斥或门与该第二互斥或门的每一互斥或门还包括：
一第四晶体管，与该第一晶体管串联，该第四晶体管的一控制端耦接于第三输入端；
其中该第一互斥或门的该第三输入端与该第二互斥或门的该第三输入端彼此耦接于一第二控制电压，其中该非重叠时段还根据该第二控制电压而决定。
7.如权利要求6所述的非重叠时钟产生器，其中，该第二控制电压大于该互斥或门中的至少一晶体管的导通临界电压，且小于等于该非重叠时钟产生器的一电源电压。
8.如权利要求1所述的非重叠时钟产生器，其中，还包含：
一第一延迟电路，耦接于该非重叠时钟产生器的该反相输出端与该第一负载晶体管的该控制端之间，用以将该反相输出时钟信号延迟一第一延迟时段，而产生反相延迟信号而控制该第一负载晶体管；以及
一第二延迟电路，耦接于该非重叠时钟产生器的该同相输出端与该第二负载晶体管的该控制端之间，用以将该同相输出时钟信号延迟一第二延迟时段，而产生同相延迟信号而控制该第二负载晶体管；
其中该非重叠时段还根据该第一延迟时段及或该第二延迟时段而决定。
9.如权利要求8所述的非重叠时钟产生器，其中，该第一延迟电路与该第二延迟电路的每一延迟电路包括：
多个延迟单元，彼此串接以产生对应的一延迟时段；以及
一选择电路，用以选择多个延迟单元的串接数量，以调整对应的该延迟时段。
CN202110800859.0A 2021-04-06 2021-07-15 以互斥或门为基础的非重叠时钟产生器 Pending CN115173838A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/223,925 US11283429B1 (en) 2021-04-06 2021-04-06 XOR based non-overlapping clock generator
US17/223,925 2021-04-06

Publications (1)

Publication Number Publication Date
CN115173838A true CN115173838A (zh) 2022-10-11

Family

ID=80781886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110800859.0A Pending CN115173838A (zh) 2021-04-06 2021-07-15 以互斥或门为基础的非重叠时钟产生器

Country Status (2)

Country Link
US (1) US11283429B1 (zh)
CN (1) CN115173838A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806761B1 (en) * 2003-05-01 2004-10-19 National Semiconductor Corporation Integrated charge pump circuit with low power voltage regulation
US9755872B1 (en) * 2016-08-30 2017-09-05 Intel IP Corporation Pulse generation using digital-to-time converter
US10673417B2 (en) * 2018-06-27 2020-06-02 Massachusetts Institute Of Technology Spectrally efficient digital logic

Also Published As

Publication number Publication date
US11283429B1 (en) 2022-03-22

Similar Documents

Publication Publication Date Title
US20200021286A1 (en) Load driver
US7944262B2 (en) Duty correction circuit
KR102122304B1 (ko) 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터
KR20120016594A (ko) 레벨 이동 회로 및 디스플레이 드라이버회로
US20200213077A1 (en) Phase interpolator
KR20090024453A (ko) 듀티 싸이클 보정 회로
US7518425B2 (en) Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices
US20130229220A1 (en) System for a clock shifter circuit
US20180302073A1 (en) Duty cycle calibration circuit and frequency synthesizer using the same
Toledo et al. A 300mV-supply standard-cell-based OTA with digital PWM offset calibration
US6509771B1 (en) Enhanced operational frequency for a precise and programmable duty cycle generator
JP2007258891A (ja) 相補信号生成回路
JP3581955B2 (ja) インバータ回路
TW201817166A (zh) 可選擇延遲緩衝器
CN115173838A (zh) 以互斥或门为基础的非重叠时钟产生器
US7432773B2 (en) Method, system and apparatus for reducing oscillator frequency spiking during oscillator frequency adjustment
JP2008306597A (ja) レベルシフト回路、方法およびそれを用いたチャージポンプ回路の制御回路
JP2006287699A (ja) レベル変換回路
JP2009164875A (ja) デューティ比調整回路
CN112532230A (zh) 电平转换电路
TWI601385B (zh) 延遲電路
US8742807B1 (en) Low supply voltage analog phase interpolator
JP7119757B2 (ja) パルス位置変調回路及び送信回路
KR100283905B1 (ko) 전압레벨시프트회로
JP2010028244A (ja) ヒステリシスコンパレータ回路及びそれを用いた遅延回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination