CN115117175A - 薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制备方法、阵列基板、显示装置 Download PDF

Info

Publication number
CN115117175A
CN115117175A CN202210755524.6A CN202210755524A CN115117175A CN 115117175 A CN115117175 A CN 115117175A CN 202210755524 A CN202210755524 A CN 202210755524A CN 115117175 A CN115117175 A CN 115117175A
Authority
CN
China
Prior art keywords
oxide
layer
metal
molybdenum
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210755524.6A
Other languages
English (en)
Inventor
熊子尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HKC Co Ltd
Chuzhou HKC Optoelectronics Technology Co Ltd
Original Assignee
HKC Co Ltd
Chuzhou HKC Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HKC Co Ltd, Chuzhou HKC Optoelectronics Technology Co Ltd filed Critical HKC Co Ltd
Priority to CN202210755524.6A priority Critical patent/CN115117175A/zh
Publication of CN115117175A publication Critical patent/CN115117175A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请公开了一种薄膜晶体管及其制备方法、阵列基板、显示装置。本申请薄膜晶体管所含的源极和/或漏极包括氧化物层和与氧化物层层叠结合的金属层，且氧化物层与有源层层叠设置。本申请薄膜晶体管所含的源极和/或漏极以氧化物层为基底层，其与金属层形成的复合层，使得复合层力学性能强，金属层表面平整，经等向刻蚀形成的角度更陡，其制备方法能够有效避免金属离子向有源层渗透污染有源层，能够保证薄膜晶体管性能稳定，效率和良品率高，降低了成本。本申请阵列基板和显示装置含有本申请薄膜晶体管。

Description

薄膜晶体管及其制备方法、阵列基板、显示装置
技术领域
本发明属于薄膜晶体管技术领域，具体涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，简称TFT)是目前液晶显示装置和有源矩阵型OLED显示装置中的主要驱动元件，直接关系到高性能平板显示装置的发展方向。
目前显示产品在不断追求大尺寸和高分辨率的前提下，对金属线宽和布线距离的要求越来越严苛。现如今，大多数超高清电视(UD)产品所含的TFT已在使用M1(Gate Line)由铝改为铜制程，在尺寸和分辨率双向要求下，部分工厂在逐渐导入M2(Data Line)铜制程。
铜制程有良好的导电率，导致面板充放电流有一个较大的提高，大多情况会使用制程对开关拉宽，但该方法对开口率有较大的影响。需要通过压缩线宽来提高开口，导致制程空间较窄，易出现制程相关异常。
因此需要改善铜制程的角度，但Cu酸主要由双氧水组成，当源极和漏极含有Mo层和铜层的复合层结构时，双氧水对Mo层蚀刻速率较慢，因此基底Mo层和铜层蚀刻速率差异较大，导致在等向刻蚀时，大多出现角度太缓的现象。
另外，并且由于Cu本身较为活泼；底层金属使用Mo单质时，Mo单质粒子较疏散；会出现Cu离子对下层有源层造成污染，使有源层掺杂Cu离子，因为Cu离子本身具备空穴电子的效应，故会使开关的漏流增大。出现高温情况下，依旧存在较大电流而导致画异的现象。
发明内容
本申请的目的在于克服现有技术的上述不足，提供一种薄膜晶体管及其制备方法，以使得源极和/或漏极所含基底层和金属层等向刻蚀的角度更陡，避免金属离子进入有源层以提高薄膜晶体管的电性能力，从而解决现有薄膜晶体管所含源极和漏极存在的基底层和金属层等向刻蚀的角度太缓，金属离子向有源层渗透的技术问题。
为了实现上述申请目的，本申请的第一方面，提供了一种薄膜晶体管。本申请薄膜晶体管包括：
衬底基板；
栅极，设于衬底基板上；
栅极绝缘层，层叠设于衬底基板上，并覆盖于栅极；
有源层，设于栅极绝缘层上，且背离衬底基板；
源极和漏极，设于有源层上；
源极和/或漏极包括氧化物层和与氧化物层层叠结合的金属层，且氧化物层与有源层层叠设置，所述氧化物层的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物。
本申请的第二方面，提供了本申请薄膜晶体管的制备方法。本申请薄膜晶体管的制备方法，包括如下步骤：
在衬底基板上依次形成栅极和栅绝缘层，且栅绝缘层覆盖栅极；
在栅绝缘层上形成有源层；
在有源层上先形成含有氧化钼的氧化物膜层，再形成与氧化物膜层层叠的金属膜层；其中，所述氧化物层的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物；
对氧化物膜层和金属膜层进行刻蚀处理，形成源极和/或漏极。
本申请的第三方面，提供了一种阵列基板。本申请阵列基板包括薄膜晶体管，且该薄膜晶体管为本申请薄膜晶体管。
本申请的第四方面，提供了一种显示器件。本申请显示器件包括阵列基板，且该阵列基板为本申请阵列基板。
与现有技术相比，本申请具有以下的技术效果：
本申请薄膜晶体管所含的源极和/或漏极以氧化物层为基底层，其与金属层形成的复合层，一方面使得复合层经等向刻蚀形成的角度更陡，有效降低了源极和/或漏极的电阻，增大了线路上底，提高了对光阻的附着效果；另一方面，有效增强了基底层与金属层的结合强度，从而增强了复合层的力学性能；再一方面，由于氧化物层的存在，金属层平整性得到了显著的提高，应力释放效果好，且能够改善镀膜后基板翘曲&凸起现象，并在进入机台时可降低宕机及基板刮伤的异常现象。
本申请薄膜晶体管的制备方法依次在有源层上形成氧化物膜层和金属膜层，有效提高了金属膜层的平整性和氧化物膜层的致密性，且两层结合强度高；而且在刻蚀处理中，能够使得氧化物膜层与金属膜层的被刻蚀速率保持相对接近或同步，能够使得在等向刻蚀时形成的角度更陡，能够增大形成源极和/或漏极所含金属层的线宽，从而提高源极和/或漏极的电阻和对光阻的附着效果，而且也能够提高刻蚀处理效率。与此同时，由于氧化物膜层的致密性高，氧化物膜层能够起到离子迁移阻隔作用，避免在刻蚀处理生成的金属离子向有源层渗透，从而保证有源层的纯度，提高制备的薄膜晶体管的电性能。另外，本申请薄膜晶体管的制备方法工艺易控，能够使得制备的薄膜晶体管性能稳定，效率和良品率高，降低了成本。
本申请阵列基板和显示器件由于均含有上述本申请薄膜晶体管，因此，本申请阵列基板性能稳定，提高了采用本申请阵列基板的显示器件显示性能稳定，显示质量高。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例TFT结构示意图；
图2为本申请实施例TFT的制备方法工艺流程示意图；
图3为本申请实施例TFT的制备方法中步骤S03和步骤S04形成的结构示意图；其中，a图为步骤S03形成的氧化物膜层复合机构示意图；b图为步骤S04形成的源极和/或漏极结构示意图。
具体实施方式
为了使本申请要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请中，术语“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，“a,b,或c中的至少一项(个)”，或，“a,b,和c中的至少一项(个)”，均可以表示：a,b,c,a-b(即a和b),a-c,b-c,或a-b-c，其中a,b,c分别可以是单个，也可以是多个。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，部分或全部步骤可以并行执行或先后执行，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
本申请实施例说明书中所提到的相关成分的重量不仅仅可以指代各组分的具体含量，也可以表示各组分间重量的比例关系，因此，只要是按照本申请实施例说明书相关组分的含量按比例放大或缩小均在本申请实施例说明书公开的范围之内。具体地，本申请实施例说明书中所述的质量可以是μg、mg、g、kg等化工领域公知的质量单位。
术语“第一”、“第二”仅用于描述目的，用来将目的如物质彼此区分开，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。例如，在不脱离本申请实施例范围的情况下，第一XX也可以被称为第二XX，类似地，第二XX也可以被称为第一XX。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
本申请实施例提供了一种薄膜晶体管(TFT，下文统简称为TFT)，其结构如图1所示，包括衬底基板1、栅极2、栅极绝缘层3、有源层4、源极5和漏极6等结构件，其中，栅极2是设于衬底基板1上；栅极绝缘层3层叠设于衬底基板1上，并覆盖于栅极2；有源层4设于栅极绝缘层3上，且背离衬底基板1；源极5和漏极6设于有源层4上。
在本申请实施例中，TFT所含的源极5和/或漏极6为复合层结构，包括氧化物层和与氧化物层层叠结合的金属层，且氧化物层与有源层层叠设置。具体的如1中所示，源极5包括第一氧化物层51和与第一氧化物层51层叠设置的第一金属层52，第一氧化物层51与有源层4层叠设置；漏极6包括第二氧化物层61和与第二氧化物层61层叠设置的第二金属层62，第二氧化物层61与有源层4层叠设置，氧化物层具体如第一氧化物层51和第二氧化物层61的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物。这样，将本申请实施例TFT所含的源极5和/或漏极6以氧化物层为基底层，其与金属层形成的复合层。具体是第一氧化物层51与第一金属层52形成复合层结构的源极5；第二氧化物层61与第二金属层62形成复合层结构的漏极6，其一方面使得复合层经等向刻蚀形成的角度更陡，具体如图3中b图中角γ角度更大，有效降低了源极5和/或漏极6的电阻，增大了线路上底具体是金属层的宽度，提高了对光阻的附着效果。其中，该角γ为复合层侧面与有源层4表面形成的角，经测定，该角γ大于60°，进一步大于或等于65°，如下文实施例1中的该角γ为80°。同时，有效增强了基底层也即是氧化物层与金属层的结合强度，从而增强了复合层的力学性能。另外，由于氧化物层的存在，金属层平整性得到了显著的提高，应力释放效果好，且能够改善镀膜后基板翘曲&凸起现象，并在进入机台时可降低宕机及基板刮伤的异常现象，在加上氧化物层的致密性高，能够阻止在刻蚀时产生的金属离子向有源层等功能层渗透，保证TFT的电性能稳定。
发明人在研究中发现，氧化物层的材料对刻蚀速率、氧化物层致密性和金属层的平整以及氧化物层与金属层两者之间的结合强度等性能有密切的关联，实施例中，源极5所含的氧化物层具体如第一氧化物层51和/或漏极6所含的氧化物层具体如第二氧化物层61的材料可以包括如上述的包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物。
其中，当氧化物层含有该非金属元素掺杂时，实施例中，该非金属元素可以包括氮元素。此时，该非金属元素掺杂的氧化钼为氮掺杂的氧化钼。实施例中，该氮掺杂的氧化钼中氮元素的重量掺杂量为20％-40％。
当氧化物层含有掺杂金属氧化物与氧化钼的混合氧化物时，实施例中，该掺杂金属氧化物包括氧化物钨、氧化物钛中的至少一种。因此，在进一步实施例中，当该氧化物层的材料包括氧化物钨和氧化钼的混合氧化物时，其是钼氧化物和钨氧化物形成的复合氧化物。在具体实施例中，以钼和钨元素总重量为100％计，钨元素的重量含量为30％-50％。
当该氧化物层的材料包括氧化物钛和氧化钼的混合氧化物时，其是钼氧化物和钛氧化物形成的复合氧化物。在具体实施例中，以钼和钛元素总重量为100％计，钛元素的重量含量为30％-40％。
该些氧化物层的材料首选的具有与金属层特别是与铜金属层接近甚至同步的刻蚀速率，从而提高了经等向刻蚀形成的角度更陡，有效增大了线路上底具体是金属层的宽度，提高了对光阻的附着效果，同时降低了源极5和/或漏极6的电阻。其次，该些氧化物层的材料，使得氧化物层致密度高，表面如平整度等性能高，从而提高了金属层的如平整性等表面质量，而且能够提高应力释放效果，进一步改善镀膜后基板翘曲&凸起现象，进一步降低宕机及基板刮伤的异常现象。另外，还有效增强了氧化物层与金属层的结合强度，从而增强了复合层的力学性能。
实施例中，氧化物层具体如第一氧化物层51和/或第二氧化物层61的厚度可以为200A-500A，具体如可以是200A、250A、300A、350A、400A、450A、500A等典型但非限制性的厚度。该氧化物层的厚度范围能够提高氧化物层的上述作用，进一步地，可以同时第氧化物层的材料和厚度进行同时控制和优化，能够更进一步提高氧化物层的上述作用。
另外，源极5所含的氧化物层具体如第一氧化物层51与漏极6所含的氧化物层具体如第二氧化物层61的材料可以相同，也可以不同。基于制备的效率，该源极5所含的氧化物层和漏极6所含的氧化物层的材料设置相同，以提高形成源极5和漏极6的效率。
结合上述氧化物层的材料和显示领域对尺寸和分辨率要求的基础上，本申请实施例中，源极5所含的金属层具体如第一金属层52和/或漏极6所含的金属层具体如第二金属层62的材料首选可以是铜。这样，铜金属层与上述氧化物层特别是钼钨合金氧化物层具有接近或同步的刻蚀速率，从而经等向刻蚀形成的角度更陡，有效提高了铜金属层的宽度，在提高对光阻的附着效果的同时显著降低了源极5和/或漏极6的电阻。而且该铜金属层与氧化物层特别是钼钨合金氧化物层结合强度高，而且铜金属层的平整性等表面质量高。当然，也可以是其他金属材料，如金属层的金属还可以是铝，因此，该金属层的金属包括铜、铝中的至少一种。
另外，该金属层具体如第一金属层52和/或第二金属层62的厚度可以是2200A-6000A，进一步可以是2250A-6000A，更进一步可以是4350A-6000A。当然该金属层的厚度可以根据实际需要进行控制和调节。
另外，源极5所含的金属层具体如第一金属层52与漏极6所含的金属层具体如第二金属层62的材料可以相同，也可以不同。基于制备的效率，该源极5所含的金属层和漏极6所含的金属层的材料设置相同，以提高形成源极5和漏极6的效率。
上述各实施例中TFT所含的衬底基板1可以是常规的基板，可以根据实际显示器生产的需要进行选用，如玻璃基板或柔性基板等。当生产柔性显示器件时，该衬底基板1选用柔性基板。
上述TFT所含的栅极2、栅极绝缘层3和有源层4的材料、厚度和形貌等也可以常规的设置。如实施例中，栅极2的材料可以包括钼(Mo)、铝(Al)、铜(Cu)中的一种或多种。栅极绝缘层30的材料可以包括氮化硅(SiNx)、氧化硅(SiOx)，或者是氮化硅(SiNx)层与氧化硅(SiOx)层的叠层复合膜等。有源层4的材料可以包括铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)中的一种或多种。
在进一步实施例中，上述各实施例中TFT结构的基础上，TFT还包括平坦层8，该平坦层8至少是覆盖源极5和漏极6以及源极5和漏极6之间的沟道区7。该平坦层8是为了使后续制备的光电显示器件各层呈现出良好的局部和总体均匀性，同时也起到器件间绝缘的作用。实施例中，该平坦层8的材料可以是起到保护作用的材料，如光刻胶、聚酰亚胺、苯丙环丁烯或聚甲基丙烯酸甲酯中的至少一种材料形成的单层薄膜，或者形成多层膜。
第二方面，本申请实施例还提供了上文TFT的制备方法。本申请实施例TFT的制备方法工艺流程如图2所示，结合图1，其包括以下步骤：
S01：在衬底基板1上依次形成栅极2和栅绝缘层3，且使得栅绝缘层3覆盖栅极2；
S02：在栅绝缘层3上形成有源层4；
S03：在有源层4上先形成氧化物膜层，再形成与氧化物膜层层叠的金属膜层；
S04：对氧化物膜层和金属膜层进行刻蚀处理，形成源极5和/或漏极6。
其中，步骤S01形成栅极2和栅绝缘层3的方法、步骤S02形成有源层4的方法均可以按照现有形成栅极、栅绝缘层和有源层的方法制备形成，当然，也可以依据现有方法进行改进后的方法依次形成各层结构。
步骤S03中形成的氧化物膜层和金属膜层的复合结构可以是如图3中的a图所示。其中，氧化物膜层是形成上文本申请实施例TFT的源极5、漏极6所含的氧化物层的膜层，那么氧化物膜层的厚度和材料等均如为源极5所含第一氧化物层51或源极6所含第二氧化物层61的厚度和材料。因此，步骤S03中形成的氧化物膜层的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物。如当氧化物膜层的材料含有非金属元素掺杂时，该非金属元素可以包括氮元素，那么非金属元素掺杂的氧化钼为氮掺杂的氧化钼，其中，该氮掺杂的氧化钼中氮元素的重量掺杂量为20％-40％。当氧化物膜层含有掺杂金属氧化物与氧化钼的混合氧化物时，该掺杂金属氧化物包括氧化物钨、氧化物钛中的至少一种，那么该氧化物层的材料可以包括氧化物钨和氧化钼的混合氧化物、氧化物钛和氧化钼的混合氧化物等。其中，钼氧化物和钨氧化物形成的复合氧化物，以钼和钨元素总重量为100％计，钨元素的重量含量为30％-50％。在钼氧化物和钛氧化物形成的复合氧化物，以钼和钛元素总重量为100％计，钛元素的重量含量为30％-40％。另外，该氧化物膜层的厚度可以是200A-500A。
实施例中，形成氧化物膜层的方法可以采用磁控溅射形成，如将形成氧化物膜层的靶材，并控制磁控溅射的条件进行磁控溅射，在有源层4上原位沉积形成氧化物膜层。具体实施例中，形成氧化物膜层的方法包括如下步骤：
在含氧气的溅射环境中，将含掺杂元素和钼的化合物靶材或/和掺杂金属与钼金属合金靶材进行磁控溅射处理，使得靶材中的钼元素或钼元素和掺杂金属元素与氧气反应，生成含所述非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物，并在有源层上沉积形成氧化物膜层。
步骤S03中形成的金属膜层是形成上文本申请实施例TFT的源极5、漏极6所含的金属层的膜层，那么金属膜层的厚度和材料等均如为源极5所含第一金属层52或源极6所含第二金属层62的厚度和材料。因此，步骤S03中形成金属层的材料可以是铜等金属。
实施例中，形成金属膜层的方法也可以采用磁控溅射形成，如将形成金属层的金属靶材在氧化物膜层上原位沉积形成金属膜层。当金属膜层为铜膜层时，该金属靶材为铜靶材，形成金属膜层为铜膜层。
由于步骤S03中是依次在有源层4上形成氧化物膜层和金属膜层，也即是先在有源层4上先形成氧化物膜层，再在氧化物膜层上形成金属膜层，这样，由于氧化物膜层的材料如在磁控溅射中靶材已经与氧发生氧化反应生成氧化物，其在步骤S04中的刻蚀处理过程中，相对现有的钼金属底层而言，其更易被刻蚀，从而具有高的刻蚀速率，达到与金属膜层如铜金属膜层具有接近甚者同步的刻蚀速率，从而在等向性蚀刻时可将线路角度做的更陡，如图3中的b图所示。而且由于氧化物膜层，特别是上述材料的氧化物膜层具有高的致密性，且其膜层的表面如平整度等质量优异，此时，在氧化物膜层表面形成的金属膜层具有高的如平整度等表面质量。同时，氧化物膜层和金属膜层之间的结合强度高。
步骤S04中氧化物膜层和金属膜层进行刻蚀处理，具体是从金属膜层表面至氧化物膜层的方向进行刻蚀处理，直至达到有源层4，从而形成上文本申请实施例TFT所含源极5和/或漏极6，并在源极5与漏极6之间刻蚀形成沟道区7。由于与有源层接触的是氧化物膜层，因此，如上文所述的，在步骤S04中的刻蚀处理中，能够使得氧化物层与金属层的被刻蚀速率保持相对接近或同步，能够使得在等向刻蚀时形成的角度更陡，从而增大源极5和/或漏极6所含金属层的线宽，如图3中b图所示。从而提高源极5和/或漏极6的电阻和对光阻的附着效果，而且也能够提高刻蚀处理效率。同时，由于氧化物膜层具有高的致密性，氧化物膜层能够起到离子迁移阻隔作用，避免在刻蚀处理生成的金属离子向有源层4渗透，从而保证有源层4的纯度，提高制备的TFT的电性能。另外，刻蚀处理所用的刻蚀液可以是现有的刻蚀液，如Cu酸等。
当本申请实施例TFT含有当如图1所示的平坦层8时，还包括如下步骤S05：至少在源极5和漏极6表面上以及源极5和漏极6之间的沟道区7中形成平坦层8。
其中，形成平坦层8的方法可以根据其材料而定，如当为上文平坦层8所含的材料时，可以采用旋涂法形成。
由上述本申请实施例TFT的制备方法可知，本申请实施例TFT的制备方法能够使得氧化物膜层与金属膜层的被刻蚀速率保持相对接近或同步，当在步骤S04中的刻蚀处理中，也即是在等向刻蚀后，形成源极和/或漏极的角度更陡，如上文所述的复合层侧面与有源层表面形成的角γ大于60°，进一步大于或等于65°，如下文实施例1中的该角γ为80°，能够增大金属层的线宽，从而提高源极和/或漏极的电阻和对光阻的附着效果，而且也能够提高刻蚀处理效率。而且能够避免在刻蚀处理生成的金属离子向有源层渗透，从而保证有源层的纯度，提高制备的TFT的电性能。另外，本申请实施例TFT的制备方法工艺易控，能够使得制备的TFT性能稳定，效率和良品率高，降低了成本。
基于上文本申请实施例TFT及其制备方法，以下通过多个实施例来举例对TFT及其制备方法进一步说明。
实施例1
本实施例提供一种TFT及其制备方法，本实施例TFT包括的结构如图1所示，其包括衬底基板1和设置在衬底基板1上的栅极2、设于衬底基板1上并覆盖于栅极2的栅极绝缘层3、设于栅极绝缘层3上的有源层4和设于有源层4上的源极5和漏极6，源极5和漏极6之间形成有沟道区7。其中，栅极2为钼/铜复合层，栅极绝缘层3的材料为硅氮化合物，有源层4的材料为非晶硅，源极5包括第一氧化物层51和与第一氧化物层51层叠设置的第一金属层52，漏极6包括第二氧化物层61和与第二氧化物层61层叠设置的第二金属层62；第一氧化物层51和与第二氧化物层61均与有源层4层叠设置，且两者的材料均为钼钨合金氧化物(钼、钨元素的重量比为以钼钨合金总重量100％计，钨的重量含量为40％)，厚度均为200A；第一金属层52和第二金属层62的材料均为铜，厚度均为2250A。
本实施例TFT的制备方法包括如下步骤：
S1：在衬底基板1上依次形成栅极2和栅绝缘层3，且使得栅绝缘层3覆盖栅极2；
S2：在栅绝缘层3上形成有源层4；
S3：对钼金属使用钨金属进行掺杂，形成钨钼合金靶材，在制作Data层时，将钨钼合金靶材置于物理沉积薄膜设备第一个腔室内，后两个腔室设置铜靶材，启动溅射，在Ar离子对钨钼合金靶材轰击完成后，同步通入氧气使游离的钨钼离子在沉积至有源层4前全部被氧化生成氧化钨和氧化钼，最终在有源层4表面沉积钨钼合金的氧化物膜层，待氧化物膜层达到200A后，对后两个腔室铜靶材进行溅射，在氧化物膜层上沉积铜膜层；
S4：对氧化物膜层和铜膜层进行等向刻蚀处理，形成源极5和漏极6。
经检测，等向刻蚀处理形成的源极5和漏极6所含的氧化物层和金属层构成的复合层角度更陡，图3中b图角γ约80°。
实施例2
本实施例提供一种TFT及其制备方法，本实施例TFT与实施例1中的TFT相比，不同在于第一氧化物层51和与第二氧化物层61两者的材料均为钼钛合金氧化物，厚度均为500A，第一金属层52和第二金属层62的材料均为铜，厚度均为2250A。
本实施例TFT的制备方法包括如下步骤：
S1：参照实施例1中的步骤S1；
S2：参照实施例1中的步骤S2；
S3：与实施例1中的步骤S3相比，不同在于用钼钛合金靶材替代钼钨合金靶材，并控制形成的氧化膜层的厚度为500A；
S4：参照实施例1中的步骤S4；
经检测，等向刻蚀处理形成的源极5和漏极6所含的氧化物层和金属层构成的复合层角度更陡，图3中b图角γ约70°。
实施例3
本实施例提供一种TFT及其制备方法，本实施例TFT与实施例1中的TFT相比，不同在于第一氧化物层51和与第二氧化物层61两者的材料均为氮掺杂的钼氧化物，厚度均为300A，第一金属层52和第二金属层62的材料均为铜，厚度均为2250A。
本实施例TFT的制备方法包括如下步骤：
S1：参照实施例1中的步骤S1；
S2：参照实施例1中的步骤S2；
S3：与实施例1中的步骤S3相比，不同在于用氮化钼靶材替代钼钨合金靶材，并控制形成的氧化膜层的厚度为300A；
S4：参照实施例1中的步骤S4；
经检测，等向刻蚀处理形成的源极5和漏极6所含的氧化物层和金属层构成的复合层角度更陡，图3中b图角γ约65°度。
对比例1
本对比例提供了一种TFT，与实施例1相比，不同在于源极5包括第一金属底层51和与第一金属底层51层叠设置的第一金属层52，漏极6包括第二金属底层61和与第二金属底层61层叠设置的第二金属层62；第一金属底层51和与第二金属底层61均与有源层4层叠设置，且两者的材料均为钼单质金属层，第一金属层52和第二金属层62的材料均为铜。
本对比例TFT的制备方法包括如下步骤：
S1：参照实施例1中的步骤S1；
S2：参照实施例1中的步骤S2；
S3：与实施例1中的步骤S3相比，不同在于用钼单质靶材替代钼钨合金靶材，且控制溅射环境中不含氧气，也即是保证沉积形成的膜层为钼单质膜层；
S4：参照实施例1中的步骤S4；
经检测，等向刻蚀处理形成的源极5和漏极6所含的钼单质层和铜金属层构成的复合层的如图3中b图角γ约为45°。
对比例2
本对比例提供了一种TFT，与实施例1相比，不同在于将第一氧化物层51和与第二氧化物层61两者的材料均替换成铟锡氧化物(ITO)，其他保持不变。
经检测，等向刻蚀处理形成的源极5和漏极6所含的钼单质层和铜金属层构成的复合层如图3中b图角γ约为50°。
由实施例1至实施例3和对比例1至对比例3中TFT相关性能可知，实施例1至实施例3中TFT所含源极5和漏极6的如图3中b图角γ相对对比例1至对比例3中TFT的γ更大也即是更陡。
进一步对源极5和漏极6所含铜金属层表面平整度和电阻测试得知，实施例1至实施例3中TFT所含源极5和漏极6所含铜金属层平整度好，电阻小，如实施例1至实施例3中TFT所含源极5和漏极6所含铜金属层平整度明显优异于对比例1中TFT所含源极5和漏极6所含铜金属层平整度，也优异于对比例2中TFT所含源极5和漏极6所含铜金属层平整度。实施例1至实施例3中TFT所含源极5和漏极6的电阻明显小于对比例1和对比例2中TFT所含源极5和漏极6的电阻。实施例1至实施例3中TFT所含源极5和漏极6的该平整度和电阻性能也与其γ更陡对应。
第三方面，基于上文本申请实施例TFT及其制备方法，本申请实施例还提供了一种阵列基板。本申请实施例阵列基板包括基板，设置于该基板上TFT。当然还可以包括阵列基板其他相关元件，如栅线、数据线和像素电极。
其中，本申请实施例阵列基板中的TFT为上文本申请实施例TFT(该TFT结构如图1所示)，其以阵列分布。另外，本申请实施例阵列基板中的TFT或其他元件之间连接关系以及位置关系均可以按照现有阵列基板所含的元件进行设置和连接。由于本申请实施例阵列基板含有上文本申请实施例TFT，因此，本申请实施例阵列基板性能稳定。
第四方面，基于上述本申请实施例阵列基板，本申请实施例还提供了一种显示器件。本申请实施例显示器件包括阵列基板，且该阵列基板为上述本申请实施例阵列基板。由于本申请实施例显示器件是含有上文本申请实施例阵列基板，因此，本申请实施例显示器件的显示性能稳定，显示质量高。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种薄膜晶体管，包括：
衬底基板；
栅极，设于所述衬底基板上；
栅极绝缘层，层叠设于所述衬底基板上，并覆盖于所述栅极；
有源层，设于所述栅极绝缘层上，且背离所述衬底基板；
源极和漏极，设于所述有源层上；
其特征在于：所述源极和/或漏极包括氧化物层和与所述氧化物层层叠结合的金属层，且所述氧化物层与所述有源层层叠设置，所述氧化物层的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物。
2.根据权利要求1所述的薄膜晶体管，其特征在于：所述非金属元素包括氮元素；和/或
所述掺杂金属氧化物包括氧化物钨、氧化物钛中的至少一种；和/或
所述氧化物层的厚度为200A-500A。
3.根据权利要求2所述的薄膜晶体管，其特征在于：所述混合氧化物包括氧化物钨和氧化钼的混合氧化物，以钼钨合金总重量为100％计，所述钨元素的重量含量为30％-50％；或
所述混合氧化物为氧化物钛和氧化钼的混合氧化物，以钼钛合金总重量为100％计，所述钛元素的重量含量为30％-40％；或
所述非金属元素为氮元素，且所述氮元素的重量掺杂量为20％-40％。
4.根据权利要求1-3任一项所述的薄膜晶体管，其特征在于：所述金属层的金属包括铜、铝中的至少一种；和/或
所述源极或漏极侧面与所述有源层表面形成的角γ大于60°。
5.一种薄膜晶体管的制备方法，包括如下步骤：
在衬底基板上依次形成栅极和栅绝缘层，且所述栅绝缘层覆盖所述栅极；
在所述栅绝缘层上形成有源层；
在所述有源层上先形成氧化物膜层，再形成与所述氧化物膜层层叠的金属膜层；其中，所述氧化物膜层的材料包括含有非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物；
对所述氧化物膜层和金属膜层进行刻蚀处理，形成源极和/或漏极。
6.根据权利要求5所述的制备方法，其特征在于：所述非金属元素包括氮元素；和/或
所述掺杂金属氧化物包括氧化物钨、氧化物钛中的至少一种；和/或
形成的所述氧化物膜层的厚度为200A-500A。
7.根据权利要求5或6所述的制备方法，其特征在于：形成所述氧化物膜层的方法包括如下步骤：
在含氧气的溅射环境中，将含掺杂元素和钼的化合物靶材或/和掺杂金属与钼金属合金靶材进行磁控溅射处理，使得所述靶材中的钼元素或钼元素和掺杂金属元素与氧气反应，生成含所述非金属元素掺杂的氧化钼或/和掺杂金属氧化物与氧化钼的混合氧化物，并在所述有源层上沉积形成所述氧化物膜层。
8.根据权利要求5或6所述的制备方法，其特征在于：形成所述金属膜层的方法包括如下步骤：
以形成所述金属膜层的金属靶材，并对所述金属靶材进行磁控溅射处理，在所述氧化物膜层表层沉积形成所述金属膜层。
9.一种阵列基板，其特征在于，包括权利要求1-4任一项所述的薄膜晶体管或由权利要求5-8任一项所述的制备方法制备的薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求9所述的阵列基板。
CN202210755524.6A 2022-06-29 2022-06-29 薄膜晶体管及其制备方法、阵列基板、显示装置 Pending CN115117175A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210755524.6A CN115117175A (zh) 2022-06-29 2022-06-29 薄膜晶体管及其制备方法、阵列基板、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210755524.6A CN115117175A (zh) 2022-06-29 2022-06-29 薄膜晶体管及其制备方法、阵列基板、显示装置

Publications (1)

Publication Number Publication Date
CN115117175A true CN115117175A (zh) 2022-09-27

Family

ID=83330462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210755524.6A Pending CN115117175A (zh) 2022-06-29 2022-06-29 薄膜晶体管及其制备方法、阵列基板、显示装置

Country Status (1)

Country Link
CN (1) CN115117175A (zh)

Similar Documents

Publication Publication Date Title
KR101447342B1 (ko) 어레이 기판 및 그 제조 방법, 액정 패널, 디스플레이
KR101502676B1 (ko) 어레이 기판, 그 제조방법 및 디스플레이 장치
US10394098B2 (en) Conductive pattern structure and its array substrate and display device
CN104766803B (zh) Tft的制作方法及tft、阵列基板、显示装置
US8743333B2 (en) Liquid crystal display device and manufacturing method for same
JPWO2008081805A1 (ja) 配線膜の形成方法、トランジスタ、及び電子装置
US20090022982A1 (en) Electronic Device, Method of Manufacture of Same and Sputtering Target
EP3179518A1 (en) Thin-film transistor and preparation method therefor, array substrate, and display device
US20190148412A1 (en) Multilayer wiring film and thin film transistor element
US8361897B2 (en) Method for depositing a thin film electrode and thin film stack
US11664460B2 (en) Thin-film transistor and method for preparing the same, display substrate and display device
US10475933B1 (en) Method for preparing layered metal oxide field effect material
EP3614426B1 (en) Conductive pattern structure and preparation method therefor, and array substrate and display device
CN115117175A (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
US10811510B2 (en) Thin film transistor, manufacturing method thereof, array substrate, display panel, and display device
CN110034191A (zh) 薄膜晶体管、其制造方法及包括该薄膜晶体管的显示装置
CN101828212A (zh) 显示装置及该显示装置使用的Cu合金膜
JP5368717B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
US11380716B2 (en) Array substrate and manufacturing method thereof
CN111273496B (zh) 阵列基板及其制备方法
US20210230718A1 (en) Cu ALLOY TARGET
KR20110044633A (ko) 단일 구리 타겟을 이용한 박막트랜지스터 제조 방법 및 그 방법에 의한 박막 트랜지스터
KR20170025248A (ko) 이중층 게이트 절연막을 포함하는 박막 트랜지스터 및 이의 제조방법
CN114284362A (zh) 薄膜晶体管、薄膜晶体管的制备方法和显示器件
WO2019107043A1 (ja) 酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲット

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination