CN115098060A - 随机数据生成电路及读写训练电路 - Google Patents

Abstract

本申请提供一种随机数据生成电路及读写训练电路，该随机数据生成电路包括：多个级联的触发器构成的移位寄存电路以及选择电路，前一级触发器的输出端连接后一级触发器的数据输入端，第一级触发器的数据输入端连接最后一级触发器的输出端，每一触发器的触发输入端接收同一时钟信号；选择电路，耦接移位寄存电路并接收初始数据，用于根据初始数据选取一个触发器的输出端作为随机数据生成电路的输出端。随时钟信号切换而运行的移位寄存电路中不存在逻辑门，且选择电路不依赖时钟信号运行。如此，可以有效的减少选取输出端的次数，也就是逻辑运算的次数，提高了训练数据的生成速度。

Description

随机数据生成电路及读写训练电路

技术领域

本申请实施例涉及半导体技术领域，尤其涉及一种随机数据生成电路及读写训练电路。

背景技术

数据存储电路用于存储数据，并向外部设备提供数据读写功能。为了保证数据读写功能正常，需要通过时钟信号CLK1和训练数据，对数据存储电路进行读写训练。其中，数据存储电路可以为内部存储器，例如，DDR(double data rate SDRAM)、SDRAM(synchronousdynamic random access memory，同步动态随机存取存储器)。

现有技术中，DDR5可以通过LFSR(linear feedback shift register，线性反馈移位寄存器)生成训练数据。该LFSR电路包括多个DFF(D type flip-flop，D型触发器)，部分DFF之间直接相连，部分DFF之间通过异或门连接，以提高生成的数据多样性。每个DFF都接入时钟信号CLK2，以在CLK2每切换一次时，各DFF的输入数据均会移位一次。目标DFF移位后的数据形成LFSR电路输出的训练数据。

然而，上述LFSR电路生成的训练数据的速度较低。

发明内容

本申请实施例提供一种随机数据生成电路及读写训练电路，以提高训练数据的生成速度。

第一方面，本申请实施例提供一种随机数据生成电路，包括：

移位寄存电路，所述移位寄存电路包括多个级联的触发器，前一级所述触发器的输出端连接后一级所述触发器的数据输入端，第一级所述触发器的数据输入端连接最后一级所述触发器的输出端，每一所述触发器的数据输入端预存有一预设数据值，每一所述触发器的触发输入端接收同一时钟信号；

选择电路，耦接所述移位寄存电路并接收初始数据，用于根据所述初始数据选取其中一个所述触发器的输出端作为所述随机数据生成电路的输出端。

可选地，所述选择电路包括多个选择子电路，每一所述触发器的输出端均连接有一个所述选择子电路，每一所述选择子电路用于接收所述初始数据并根据所述初始数据导通或关闭。

可选地，不同所述选择子电路配置有不同的预设数据；

所述选择子电路用于在所述初始数据与配置的所述预设数据一致时，控制所述选择子电路导通，或，在所述初始数据与配置的所述预设数据不一致时，控制所述选择子电路关闭。

可选地，所述选择子电路包括:

控制电路，接收所述初始数据并配置有一所述预设数据，用于根据所述初始数据和所述预设数据输出控制信号；

传输电路，连接控制电路并接收所述控制信号，当所述控制信号表示所述初始数据和所述预设数据相同时，所述传输电路导通，当所述控制信号表示所述初始数据和所述预设数据不同时，所述传输电路关闭。

可选地，所述控制电路包括：

多个比较电路，每一所述比较电路分别对所述初始数据的一位和所述预设数据的一位进行比较并输出比较结果；

第一与门，接收每一比较电路的比较结果并输出所述控制信号。

可选地，所述比较电路为数值比较器。

可选地，所述比较电路包括第二与门，所述第二与门的输入端接收所述初始数据的一位和所述预设数据的一位，所述第二与门的输出端连接所述第一与门的一个输入端。可选地，所述传输电路包括传输门，所述传输门的第一控制端接收所述控制信号，所述传输门的第二控制端接收所述控制信号的反向信号。

可选地，当所述预设数据和所述初始数据一致时，所述控制信号为高电平信号，所述传输电路导通；

当所述预设数据和所述初始数据不一致时，所述控制信号为低电平信号，所述传输电路关闭。

可选地，所述传输门包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管并联。

可选地，所述初始数据为8位二进制数据。

可选地，所述触发器的数量为256个。

第二方面，本申请实施例提供一种读写训练电路，包括数据存储电路和第一方面的随机数据生成电路，所述随机数据生成电路生成的随机数据用于对所述数据存储电路进行读写训练。

本申请实施例提供的随机数据生成电路及读写训练电路，由于随时钟信号切换而运行的移位寄存电路中不存在逻辑门，且选择电路不依赖时钟信号运行，从而可以有效的减少选取输出端的次数，也就是逻辑运算的次数，提高了训练数据的生成速度。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请实施例的实施例，并与说明书一起用于解释本申请实施例的原理。

图1是本申请实施例提供的一种LFSR电路的结构示意图；

图2是本申请实施例提供的一种随机数据生成电路的结构示意图；

图3是本申请实施例提供的另一种随机数据生成电路的结构示意图；

图4和图5是本申请实施例提供的两种选择子电路的结构示意图；

图6是本申请实施例提供的一种控制电路的结构示意图；

图7是本申请实施例提供的一种CMOS传输门的结构示意图。

通过上述附图，已示出本申请实施例明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请实施例构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请实施例的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请实施例相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请实施例的一些方面相一致的装置和方法的例子。

图1是本申请实施例提供的一种LFSR电路的结构示意图。参照图1所示，LFSR电路中包括8个DFF：DFF0至DFF7，以及异或门X1至X3。其中，每个DFF具有数据输入端D、触发输入端C和输出端Q，时钟信号CLK2接入每个DFF的触发输入端C。此外，每个DFF还对应有重置输入端，由于本申请实施例不涉及对该重置输入端的操作，从而图1中并未示出。

其中，DFF0的输出端Q与DFF7的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF0的数据输入端D的数据输入到DFF7的数据输入端D。DFF0的输出端Q的输出数据为LFSR的输出数据。

DFF7的输出端Q与DFF6的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF7的数据输入端D的数据输入到DFF6的数据输入端D。

DFF6的输出端Q与DFF0的输出端Q均连接到异或门X1的输入端，该异或门X1的输出端与DFF5的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF6的数据输入端D的数据和DFF0的数据输入端D的数据之间的异或结果，输入到DFF5的数据输入端D。

DFF5的输出端Q与DFF0的输出端Q均连接到异或门X2的输入端，该异或门X2的输出端与DFF4的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF5的数据输入端D的数据和DFF0的数据输入端D的数据之间的异或结果，输入到DFF4的数据输入端D。

DFF4的输出端Q与DFF0的输出端Q均连接到异或门X3的输入端，该异或门X3的输出端与DFF3的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF4的数据输入端D的数据和DFF0的数据输入端D的数据之间的异或结果，输入到DFF3的数据输入端D。

DFF3的输出端Q与DFF2的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF3的数据输入端D的数据输入到DFF2的数据输入端D。

DFF2的输出端Q与DFF1的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF2的数据输入端D的数据输入到DFF1的数据输入端D。

DFF1的输出端Q与DFF0的数据输入端D连接，以在时钟信号CLK2每次切换时，将DFF1的数据输入端D的数据输入到DFF0的数据输入端D。

在初始状态下，每个DFF的输入都有一个预设数据值。在生成训练数据时，在CLK2切换一次时，每个DFF的输入数据按照上述关系移位一次。其中，DFF0的输出端Q输出的数据作为LFSR电路生成的训练数据。

可以看出，上述图1的LFSR电路中存在多个异或门。异或门是一种逻辑门，需要对输入数据进行逻辑运算得到输出数据。而这个逻辑运算需要消耗一定的时间，从而会降低LFSR生成训练数据的速度，导致时钟频率无法达到工艺极限。并且随着DDR5的速度提升，可能会出现读写训练错误。

为了解决上述问题，本申请实施例提供了一种随机数据生成电路，仅由DFF构成，DFF之间不需要通过逻辑门连接。如此，减少了逻辑运算所消耗的时间，提高了训练数据的生成速度，可以达到工艺极限，有效解决DDR5的速度提升导致的读写训练错误的问题。

此外，为了与上述异或门一样可以提高训练数据的多样性，本申请实施例的随机数据生成电路中的多个触发器级联为一个环状电路，以从这些不同的触发器的输出端中选取一个作为数据生成电路的输出端。这样，选取的输出端不同，数据生成电路输出的数据也就不同，有助于提高数据的多样性。

可以理解的是，当数据生成电路中包括的触发器的数量越大时，可以选取的输出端数量增大，从而可以进一步提高上述多样性。基于此，本申请实施例可以尽可能的增大触发器的数量，以提高生成数据的多样性。

下面以具体地实施例对本公开实施例的技术方案以及本公开的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本公开实施例进行描述。

图2是本申请实施例提供的一种随机数据生成电路的结构示意图。请参照图2，上述随机数据生成电路100包括：移位寄存电路101和选择电路102。

参照图2所示，上述移位寄存电路包括N+1个级联的触发器1011，记为DFF_0至DFF_N，N大于或等于1。前一级触发器的输出端Q连接后一级触发器的数据输入端D，第一级触发器的数据输入端连接最后一级触发器的输出端，每一触发器的数据输入端预存有一预设数据值，每一触发器的触发输入端接收同一时钟信号CLK2。

需要说明的是，由于触发器的预设数据值可以是随机设置的，从而不同触发器之间的预设数据值构成一随机序列，以使随机数据生成电路生成的数据是随机数据。

从图2中可以看出，多个级联的触发器构成一个环状电路，也就是说，本申请实施例的移位寄存电路是一个环状电路。图2中示例性给出了6个以上的触发器，触发器的数量可以按照实际应用场景灵活选取。例如，256个。

由于上述移位寄存电路是一个环状电路，从而任一触发器均可以为第一级触发器，并且输出端Q与该第一级触发器的数据输入端D的上一级触发器是最后一级触发器。例如，参照图2所示，将这N+1个触发器记为DFF_0至DFF_N，当DFF_0为第一级触发器时，输出端Q连接DFF_0的数据输入端D的触发器DFF_N作为最后一级触发器。

图2中的DFF1的数据输入端D与上一级触发器DFF0的输出端Q连接，第n个触发器DFF_n的输出端Q与下一级触发器DFF_n+1的数据输入端D连接。如此，在时钟信号CLK2每次切换一次时，每个触发器的数据输入端D的数据将输入到下一级触发器的数据输入端D中，以使数据在环状电路中循环，并且在时钟信号CLK2每切换一次时，其中一个触发器的输出端输出一位数据。这样，在CLK2切换256次，那么随机数据生成电路输出256位的二进制序列。

上述选择电路耦接移位寄存电路并接收初始数据，用于根据初始数据选取其中一个触发器的输出端作为随机数据生成电路的输出端。

可以理解的是，上述初始数据用于进行选择控制，以从多个触发器的输出端中选取随机数据生成电路的输出端，从而该初始数据也可以理解为控制数据。初始数据可以用十六进制表示，例如，8’h5A，对应的二进制序列为01011010。

可选地，初始数据可以是用户实时输入的，也可以是从模式寄存器(MR，moderegister)中读取的。用户可以预先向模式寄存器中写入初始数据，以在上述随机数据生成电路启动时，从模式寄存器中读取初始数据，以选取本次启动之后下次启动之前，随机数据生成电路使用的输出端。本申请实施例中的时钟信号仅输入到移位寄存电路中，以根据时钟信号控制移位寄存电路运行，而选择电路与移位寄存电路独立，其并未接入时钟信号，从而，其并不会随着时钟信号的切换而运行。如此，可以有效的减少选择电路的运行次数，也就是有效减少了根据初始数据选取输出端的次数，进而减少了逻辑运算的次数，提高了训练数据的生成速度。

当然，如果用户修改了模式寄存器中的初始数据，那么需要重启随机数据生成电路，以生效修改后的初始数据。

上述初始数据与触发器的数量相关，初始数据的取值数量等于触发器的数量，以使初始数据的每个取值指示唯一一个触发器的输出端为随机数据生成电路的输出端。

当初始数据为二进制时，初始数据的位数可以根据触发器的数量计算得到。

例如，当上述触发器的数量为256时，初始数据的取值数量也是256个。由于8位二进制数据的取值数量可以达到2的8次方，也就是256，从而初始数据可以为8位，此时，初始数据是一8位二进制数据。从而，可以用00000000至11111111这256个初始数据分别对应256个触发器。

又例如，当上述触发器的数量为128时，初始数据的取值数量也是128。由于4位数据的取值数量可以达到2的7次方，也就是128初始数据可以为7位，也就是说，初始数据是一7位二进制数据。从而，可以用0000000至1111111这128个初始数据分别对应128个触发器。

图3是本申请实施例提供的另一种随机数据生成电路的结构示意图。参照图3所示，选择电路可以包括多个选择子电路1021，每一触发器的输出端均连接有一个选择子电路，每一选择子电路用于接收初始数据并根据初始数据导通或关闭。也就是说，选择子电路的数量、触发器的数量和初始数据的取值数量均相同。一个初始数据对应一个选择子电路和一个触发器。

可以看出，每个选择子电路可以独立的决策是否将连接的触发器的输出端作为随机数据生成电路的输出端。相较于一个选择电路从多个触发器的输出端中选取一个输出端作为随机数据生成电路的输出端，多个选择子电路独立进行决策可以避免选取的输出端错误，有助于提高初始数据和输出端之间的关系准确度。

可以理解的是，在接收到一初始数据之后，只有一个选择子电路导通，其余选择子电路均关闭。导通的选择子电路连接的触发器的输出端作为随机数据生成电路的输出端，关闭的选择子电路连接的触发器的输出端不作为随机数据生成电路的输出端。

例如，参照图3所示，当初始数据为D1时，如果DFF_n的输出端连接的选择子电路导通，那么，DFF_n的输出端作为随机数据生成电路的输出端。当初始数据为D2时，如果DFF_0的输出端连接的选择子电路导通，那么，DFF_0的输出端作为随机数据生成电路的输出端。

可选地，为了使上述选择子电路根据初始数据导通或关闭，可以为不同的选择子电路配置有不同的预设数据，以使选择子电路在初始数据与配置的预设数据一致时，控制选择子电路导通，或，在初始数据与配置的预设数据不一致时，控制选择子电路关闭。如此，在接收到一个初始数据时，仅有一个选择子电路的预设数据与其一致，也就可以使一个选择子电路导通，其余选择子电路关闭，准确度较高。

需要说明的是，本申请实施例的选择子电路的导通或关闭是在随机数据生成电路启动时执行的，在随机数据生成电路启动之后，以及下次启动之前，导通的选择子电路处于导通状态，关闭的选择子电路处于关闭状态。也就是说，本申请实施例的选择子电路的导通或关闭次数较少，从而选择子电路对初始数据与配置的预设数据的一致性判断次数也较少，代表本申请实施例的逻辑运算次数较少。在每次启动均进行逻辑运算的情况下，逻辑运算的次数与随机数据生成电路的启动频率相关。

而图1所示的LFSR中的异或门的逻辑运算是在时钟信号CLK2每次切换时均执行，由于随机数据生成电路的启动频率比时钟信号CLK2的切换频率小很多，从而相较于图1所示的LSFR电路，本申请实施例的逻辑运算较少，生成数据的速度较快。

图4是本申请实施例提供的一种选择子电路的结构示意图。参照图4所示，选择子电路可以包括控制电路和传输电路。图3中的每个选择子电路的结构均为图4所示的结构。

其中，选择子电路用于接收初始数据并配置有一个预设数据，用于根据初始数据和预设数据输出控制信号。而传输电路，连接控制电路并接收控制电路发送的控制信号，当控制信号表示初始数据和预设数据相同时，传输电路导通，当控制信号表示初始数据和预设数据不同时，传输电路关闭。

需要说明的是，传输电路的一端与该选择子电路对应的触发器的输出端连接，传输电路的另一端与随机数据生成电路的数据输出线路连接。随机数据生成电路的数据输出线路为可以传输数据的任意传输线路，该数据输出线路用于输出随机数据生成电路生成的数据。

当传输电路导通时，该传输电路连接的触发器的输出端与随机数据生成电路的数据输出线路连接，以使该传输电路连接的触发器的输出端为随机数据生成电路的输出端。

当传输电路关闭时，该传输电路对应的触发器的输出端与随机数据生成电路的数据输出线路断开，该传输电路连接的触发器的输出端不作为随机数据生成电路的输出端。

上述控制信号可以包括两种电平信号：高电平信号和低电平信号，分别用于表示一致和不一致。例如，当控制信号为高电平信号时，代表预设数据与初始数据一致。当控制信号为低电平信号时，代表预设数据与初始数据不一致。又例如，当控制信号为低电平信号时，代表预设数据与初始数据一致。当控制信号为高电平信号时，代表预设数据与初始数据不一致。

可以理解的是，在接收到一个初始数据时，由于不同的选择子电路中的控制电路使用不同的预设数据，从而选择电路中的一个选择子电路中的控制电路输出的控制信号与其余选择子电路的控制电路输出的控制信号不同。例如，当初始数据与图3中的一个选择子电路中的控制电路的预设数据一致时，如果该选择子电路与DFF_0的输出端连接，那么，可以将与DFF_0的输出端连接的选择子电路中的控制电路记为CTR1，将与DFF_1至DFF_N的输出端连接的选择子电路中的控制电路记为CTR2，CTR1输出的控制信号与CTR2输出的控制信号不同。当CTR1输出的控制信号为高电平信号时，CTR2输出的控制信号为低电电平信号。

本申请实施例可以通过控制电路实现一致性判断和传输的隔离，提高了每个功能的模块化，可以方便对电路进行管理，降低电路维护成本。例如，在传输电路异常时，可以修复传输电路即可，不需要修复控制电路。当然，在控制电路异常时，可以修复控制电路即可，不需要修复传输电路。

从上述一致性判断过程可以看出，控制电路用于判断预设数据和初始数据是否一致，在逻辑上，控制电路需要对预设数据的多个位和初始数据的多个位进行比较，以在所有位均一致的情况下，确定预设数据和初始数据一致，在至少一位不一致的情况下，确定预设数据和初始数据不一致。

图5是本申请实施例提供的一种选择子电路的结构示意图。参照图5所示，控制电路包括：多个比较电路和第一与门。其中，每一比较电路分别对初始数据的一位和预设数据的一位进行比较并输出比较结果。第一与门，接收每一比较电路的比较结果并输出控制信号。

其中，比较电路用于确定两位数据的大小关系。比较电路可以为比较器。考虑到本申请实施例仅需要确定两位数据是否相同，从而比较电路也可以是第二与门。

可以理解的是，比较电路的数量为初始数据和预设数据的位数。例如，当初始数据和预设数据的位数均为8位时，比较电路的数量为8个。

需要说明的是，第一与门的输入端的数量与比较电路的数量相同。例如，当比较电路的数量为8个时，输入到第一与门的比较结果为8个，从而第一与门需要计算8个比较结果的与结果。可选地，该第一与门可以为多个双输入端的与门构成，第一与门包括的与门数量与比较电路的数量相关。

图6是本申请实施例提供的一种控制电路的结构示意图，图6是预设数据和初始数据均为8位时的控制电路的结构示意图。参照图6所示，除第一与门A9至A15外，控制电路中还包括第二与门A1至A8，第二与门A1至A8作为8个比较电路。也就是说，在预

设数据和初始数据均为8位时，控制电路可以通过15个与门A1至A15级联构成。

对于上述每个第二与门，第二与门的输入端接收初始数据的一位和预设数据的一位，第二与门的输出端连接第一与门的一个输入端。

可选地，第二与门A1的输入端接收初始数据的第一位和预设数据的第一位，第二与门A1的输出端连接第一与门A9的一个输入端，以使第二与门A1对初始数据的第一位和预设数据的第一位进行与运算，并且将第一位的与运算结果输出给第一与门A9。

第二与门A2的输入端接收初始数据的第二位和预设数据的第二位，第二与门A2的输出端连接第一与门A9的另一个输入端，以使第二与门A2对初始数据的第二位和预设数据的第二位进行与运算，并且将第二位的与运算结果输出给第一与门A9。

第二与门A3的输入端接收初始数据的第三位和预设数据的第三位，第二与门A3的输出端连接第一与门A10的一个输入端，以使第二与门A3对初始数据的第三位和预设数据的第三位进行与运算，并且将第三位的与运算结果输出给第一与门A10。

第二与门A4的输入端接收初始数据的第四位和预设数据的第四位，第二与门A4的输出端连接第一与门A10的另一个输入端，以使第二与门A4对初始数据的第四位和预设数据的第四位进行与运算，并且将第四位的与运算结果输出给第一与门A10。

第二与门A5的输入端接收初始数据的第五位和预设数据的第五位，第二与门A5的输出端连接第一与门A11的一个输入端，以使第二与门A5对初始数据的第五位和预设数据的第五位进行与运算，并且将第五位的与运算结果输出给第一与门A11。

第二与门A6的输入端接收初始数据的第六位和预设数据的第六位，第二与门A6的输出端连接第一与门A11的另一个输入端，以使第二与门A6对初始数据的第六位和预设数据的第六位进行与运算，并且将第六位的与运算结果输出给第一与门A11。

第二与门A7的输入端接收初始数据的第七位和预设数据的第七位，第二与门A7的输出端连接第一与门A12的一个输入端，以使第二与门A7对初始数据的第七位和预设数据的第七位进行与运算，并且将第七位的与运算结果输出给第一与门A12。

第二与门A8的输入端接收初始数据的第八位和预设数据的第八位，第二与门A8的输出端连接第一与门A12的另一个输入端，以使第二与门A8对初始数据的第八位和预设数据的第八位进行与运算，并且将第八位的与运算结果输出给第一与门A12。

此外，第一与门A9的输出端和第一与门A10的输出端均连接到第一与门A13的输入端，以使第一与门A3对A9和A13的输出进行与运算。

第一与门A11的输出端和第一与门A12的输出端均连接到第一与门A14的输入端，以使第一与门A14对A9和A13的输出进行与运算。

第一与门A13的输出端和第一与门A14的输出端均连接到第一与门A15的输入端，以使第一与门A15对A13和A14的输出进行与运算。如此，A15输出的结果为对预设数据和初始数据的比较结果，代表两者是否一致。

本申请实施例将控制电路划分为多个独立的部分，有助于提高对控制电路的管理。此外，实现了以简单的逻辑运算实现控制信号的输出，有助于降低硬件成本。

可选地，传输电路包括传输门(transmission gate，TG)。传输门可以包括两个控制端：第一控制端和第二控制端。第一控制端接收控制信号，第二控制端接收控制信号的反向信号。如此，可以在第一控制端的控制信号和第二控制端的反向信号的控制下，导通传输门或关闭传输门。由于两个控制端的信号电量差是控制信号的电量的两倍，相当于对控制信号进行了放大，以在控制信号的电量较小而检测不到时，可以检测到较大的信号电平差。如此，可以适当的减小控制信号的电量，有助于节约电能。

在一种示例中，当预设数据和初始数据一致时，控制电路输出的控制信号为高电平信号，从而，反向信号为低电平信号，此时传输门导通。当预设数据和初始数据不一致时，控制电路输出的控制信号为低电平信号时，从而，反向信号为高电平信号，此时传输门关闭。

一种常见的传输门为CMOS传输门，是一种既可以传输数字信号又可以传输模拟信号的可控开关电路。图7是本申请实施例提供的一种CMOS传输门的结构示意图。参照图7所示，该CMOS传输门可以包括NMOS(negative metal-oxide-semiconductor，N型金属氧化物半导体)晶体管Tn和PMOS(positive metal-oxide-semiconductor，P型金属氧化物半导体)晶体管Tp。传输门中的NMOS晶体管Tn和PMOS晶体管Tp并联，从而传输门可以理解为一个双向开关。CMOS传输门具有很低的导通电阻和很高的截止电阻。

当控制信号C为高电平信号时，C’为低电平信号，NMOS晶体管Tn和PMOS晶体管Tp中的至少一个导通，此时，传输门导通。当控制信号C为低电平信号时，C’为高电平信号，NMOS晶体管Tn和PMOS晶体管Tp均截止，此时，传输门截止。

基于上述随机数据生成电路，本申请实施例还提供一种读写训练电路，包括数据存储电路和前述随机数据生成电路，该随机数据生成电路生成的随机数据用于对该数据存储电路进行读写训练。

其中，数据存储电路可以是任意存储数据的电路，本申请实施例的一种应用场景是对内部存储器的读写训练。常用的内部存储其可以为DRAM(dynamic random accessmemory，动态随机存储器)。

本申请实施例提供的随机数据生成电路可以提高生成训练数据的速度，进而提高对数据存储电路的训练速度和训练效率，节约时间。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

以上仅为本申请实施例的优选实施例，并非因此限制本申请实施例的专利范围，凡是利用本申请实施例说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请实施例的专利保护范围内。

Claims (13)

1.一种随机数据生成电路，其特征在于，包括：

移位寄存电路，所述移位寄存电路包括多个级联的触发器，前一级所述触发器的输出端连接后一级所述触发器的数据输入端，第一级所述触发器的数据输入端连接最后一级所述触发器的输出端，每一所述触发器的数据输入端预存有一预设数据值，每一所述触发器的触发输入端接收同一时钟信号；

选择电路，耦接所述移位寄存电路并接收初始数据，用于根据所述初始数据选取其中一个所述触发器的输出端作为所述随机数据生成电路的输出端。

2.根据权利要求1所述的随机数据生成电路，其特征在于，所述选择电路包括多个选择子电路，每一所述触发器的输出端均连接有一个所述选择子电路，每一所述选择子电路用于接收所述初始数据并根据所述初始数据导通或关闭。

3.根据权利要求2所述的随机数据生成电路，其特征在于，不同所述选择子电路配置有不同的预设数据；

所述选择子电路用于在所述初始数据与配置的所述预设数据一致时，控制所述选择子电路导通，或，在所述初始数据与配置的所述预设数据不一致时，控制所述选择子电路关闭。

4.根据权利要求3所述的随机数据生成电路，其特征在于，所述选择子电路包括:

控制电路，接收所述初始数据并配置有一所述预设数据，用于根据所述初始数据和所述预设数据输出控制信号；

传输电路，连接所述控制电路并接收所述控制信号，当所述控制信号表示所述初始数据和所述预设数据相同时，所述传输电路导通，当所述控制信号表示所述初始数据和所述预设数据不同时，所述传输电路关闭。

5.根据权利要求4所述的随机数据生成电路，其特征在于，所述控制电路包括：

多个比较电路，每一所述比较电路分别对所述初始数据的一位和所述预设数据的一位进行比较并输出比较结果；

第一与门，接收每一所述比较电路的比较结果并输出所述控制信号。

6.根据权利要求5所述的随机数据生成电路，其特征在于，所述比较电路为数值比较器。

7.根据权利要求5所述的随机数据生成电路，其特征在于，所述比较电路包括第二与门，所述第二与门的输入端接收所述初始数据的一位和所述预设数据的一位，所述第二与门的输出端连接所述第一与门的一个输入端。

8.根据权利要求4至7任一项所述的随机数据生成电路，其特征在于，所述传输电路包括传输门，所述传输门的第一控制端接收所述控制信号，所述传输门的第二控制端接收所述控制信号的反向信号。

9.根据权利要求8所述的随机数据生成电路，其特征在于，当所述预设数据和所述初始数据一致时，所述控制信号为高电平信号，所述传输电路导通；

当所述预设数据和所述初始数据不一致时，所述控制信号为低电平信号，所述传输电路关闭。

10.根据权利要求9所述的随机数据生成电路，其特征在于，所述传输门包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管并联。

11.根据权利要求1至7任一项所述的随机数据生成电路，其特征在于，所述初始数据为8位二进制数据。

12.根据权利要求1至7任一项所述的随机数据生成电路，其特征在于，所述触发器的数量为256个。

13.一种读写训练电路，其特征在于，包括数据存储电路和权利要求1至12任一项所述的随机数据生成电路，所述随机数据生成电路生成的随机数据用于对所述数据存储电路进行读写训练。

Images