CN115084004A - 制造半导体结构的方法及半导体结构 - Google Patents

制造半导体结构的方法及半导体结构 Download PDF

Info

Publication number
CN115084004A
CN115084004A CN202110817731.5A CN202110817731A CN115084004A CN 115084004 A CN115084004 A CN 115084004A CN 202110817731 A CN202110817731 A CN 202110817731A CN 115084004 A CN115084004 A CN 115084004A
Authority
CN
China
Prior art keywords
manganese
barrier layer
seed material
forming
seed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110817731.5A
Other languages
English (en)
Inventor
林熙翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN115084004A publication Critical patent/CN115084004A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种制造半导体结构的方法包括：在第一介电材料中形成第一开口；在第一开口中形成第一阻挡层；在第一阻挡层上形成包括铜和锰的第一晶种材料，其中第一晶种材料的锰在0.10at％至0.40at％的范围内；在第一晶种材料上形成第一导电材料；以及将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置。还提供另一种制造半导体结构的方法及一种半导体结构。该方法通过在第一阻挡层上形成包括铜和锰的第一晶种材料，以及将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置，以显著改善半导体结构的寿命。

Description

制造半导体结构的方法及半导体结构
技术领域
本发明有关于一种制造半导体结构的方法及一种半导体结构。
背景技术
在半导体装置的制造过程中，采用金属化工艺以在单一基板上的各个部件之间建构互连及接触。具有通孔或沟槽的铜互连已被广泛用于半导体制造中，其具有低电阻及高速传输等优点。
然而铜容易电迁移，从而导致半导体装置的故障。因此需要沉积阻挡层于通孔或沟槽中以保护铜免于电迁移。
然而包括阻挡层的半导体装置具有寿命上限，因此如何更有效地防止电迁移甚至提升半导体装置的寿命已成为此领域中的技术课题。
发明内容
本揭露提供一种制造半导体结构的方法，其可显著改善半导体结构的寿命。
根据本揭露的一实施方式，一种制造半导体结构的方法包括：在第一介电材料中形成第一开口；在第一开口中形成第一阻挡层；在第一阻挡层上形成包括铜和锰的第一晶种材料，其中第一晶种材料的锰在0.10at％至0.40at％的范围内；在第一晶种材料上形成第一导电材料；以及将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置。
根据本揭露的一些实施例，将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置通过在氢气环境中将第一晶种材料加热到400℃至460℃范围内的温度来进行。
根据本揭露的一些实施例，在将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置之后，第一晶种材料与第一阻挡层之间的界面附近的位置比第一导电材料具有更高的锰含量。
根据本揭露的一些实施例，将第一晶种材料的至少一些锰移动到第一晶种材料与第一阻挡层之间的界面附近的位置包括在位置形成包含锰、锰氧化物或其组合的第一富锰层。
根据本揭露的一些实施例，第一富锰层的厚度与第一晶种材料的厚度的比例在1:20至1：3的范围内。
根据本揭露的一些实施例，方法还包括：在第一阻挡层上形成包括铜和锰的第一晶种材料时，在第一阻挡层的拐角附近的位置形成空隙；以及将第一晶种材料的至少另一些锰移动到空隙。
根据本揭露的一些实施例，将第一晶种材料的至少另一些锰移动到空隙包括形成填充空隙的锰氧化物。
根据本揭露的一些实施例，方法还包括：在第一介电材料中形成第一开口之前，形成第二介电材料；在第二介电材料中形成第二开口；在第二开口中形成第二阻挡层；在第二阻挡层上形成包括铜和锰的第二晶种材料；在第二晶种材料上形成第二导电材料；将第二晶种材料的至少一些锰移动到第二晶种材料与第二阻挡层之间的界面附近的位置；以及在第二介电材料和第二导电材料上形成第一介电材料。
根据本揭露的一些实施方式，第二晶种材料的锰在0.10at％至0.40at％的范围内。
根据本揭露的一些实施例，在将第二晶种材料的至少一些锰移动到第二晶种材料与第二阻挡层之间的界面附近的位置之后，第二晶种材料与第二阻挡层之间的界面附近的位置比第二导电材料具有更高的锰含量。
根据本揭露的一些实施例，将第二晶种材料的至少一些锰移动到第二晶种材料与第二阻挡层之间的界面附近的位置包括在第二晶种材料与第二阻挡层之间的界面附近的位置形成包含锰、锰氧化物或其组合的第二富锰层。
根据本揭露的另一实施方式，一种制造半导体结构的方法包括：在第一介电材料中形成第一开口；在第一开口中形成第一阻挡层；在第一阻挡层上形成包括铜和锰的第一晶种材料，其中第一晶种材料的锰在0.10at％至0.40at％的范围内，并在第一阻挡层上形成包括铜和锰的第一晶种材料时，在第一阻挡层的拐角附近的位置形成空隙；在第一晶种材料上形成第一导电材料；以及将第一晶种材料的至少一些锰移动到空隙。
根据本揭露的一些实施例，将第一晶种材料的至少一些锰移动到空隙包括形成填充空隙的锰氧化物。
根据本揭露的另一实施方式，一种半导体结构包括：第一导电材料，其包含铜；第一阻挡层，围绕第一导电材料；以及第一富锰层，位于第一导电材料中并且靠近第一导电材料与第一阻挡层之间的界面，其中第一富锰层包括锰、锰氧化物或其组合。
根据本揭露的一些实施例，第一富锰层包括沿着第一导电材料与第一阻挡层之间的界面分布的锰。
根据本揭露的一些实施例，锰与第一阻挡层接触。
根据本揭露的一些实施例，第一富锰层包括位于第一阻挡层的拐角附近的位置的锰氧化物。
根据本揭露的一些实施例，锰氧化物与第一阻挡层的拐角接触。
根据本揭露的一些实施例，在第一导电材料中并且靠近第一导电材料与第一阻挡层之间的界面的位置比第一导电材料的上表面具有更高的锰含量。
根据本揭露的一些实施例，第一富锰层的厚度在20埃至400埃的范围内。
应当理解的是，以上的一般性叙述及以下的详细叙述都是示例性的，并且旨在提供对于要求保护的本发明的进一步解释。
附图说明
通过参考以下附图，阅读以下对于实施例的详细叙述，可以更全面地理解本发明：
图1及图2为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。
图3为根据本揭露的实验例1的退火之后的半导体结构的锰信号分布的TEM图。
图4为根据本揭露的实验例1的退火之后的半导体结构的第一阻挡层的钽信号分布的TEM图。
图5及图6为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。
图7及图8为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。
【符号说明】
110:第一介电材料
110a:第一开口
120:第一阻挡层
130:第一晶种材料
130m:锰
130o:锰氧化物
1302:第一富锰层
140:第一导电材料
210:第二介电材料
210a:第二开口
220:第二阻挡层
230:第二晶种材料
2302:第二富锰层
240:第二导电材料
t1、t2、t3、t4:厚度
具体实施方式
为了详细并完整地描述本揭露，提供具有说明性叙述的本揭露的实施方式和特定实施例，然而这不是用于实现或使用本揭露的特定实施例的唯一形式。可以有利的方式将本文公开的实施例彼此组合或替换，并且可以将其他实施例加到实施例而无需进一步的描述。在以下叙述中，将详细描述许多具体细节，以使读者能够完全理解以下的实施例。然而可以在没有这些具体细节的情况下实施本揭露的实施例。
此外，本文中可以使用诸如“下方”、“上方”等空间相对用语，以便描述一元件或特征与其他元件或特征在附图中的相对关系。空间相对用语旨在涵盖其他方向。举例来说，当附图上下翻转180度时，一个组件及另一组件之间的关系可能会从“下方”变更为“上方”。另外，本文所使用的空间相对叙述也可相对应地解释。
如先前技术所述，如何更有效地防止电迁移甚至提升半导体装置的寿命已成为此领域中的技术课题。因此本揭露提供一种制造半导体结构的方法，该方法包括在阻挡层上形成包括铜和锰的晶种材料(其中晶种材料中的锰在0.10at％至0.40at％的范围内)，以及将晶种材料的至少一些锰移动到晶种材料与阻挡层之间的界面附近的位置，其显著改善了半导体结构的寿命，举例来说，使半导体结构的寿命在恶劣条件(例如在200℃且电流为126mA/μm2的情况下)下延长至少五倍。
发现晶种材料中的锰可在退火后形成富锰层并修复缺陷(例如由于不良的台阶覆盖(step coverage)而形成的缺陷)，因此可显著改善半导体结构的寿命。以下将详细描述制造半导体结构的方法的实施例。
图1及图2为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。如图1所示，形成第一介电材料110。在一些实施例中，第一介电材料110包括硅、氮化物材料(例如氮化硅)、氧化物材料(例如氧化硅)、氧氮化物材料(例如氧氮化硅)、碳化硅(SiC)、硅碳氮化物(SiCN)或其组合。在一些实施例中，第一介电材料110的形成可以包括任何合适的沉积方法，例如涂覆、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)(例如溅射)等。
接着，如图1所示，在第一介电材料110中形成第一开口110a(例如沟槽)。在一些实施例中，通过对第一介电材料110进行光刻及蚀刻工艺以形成第一开口110a。在一些实施例中，第一开口110a的深度大于第一开口110a的宽度。在一些实施例中，第一开口110a的深度与宽度的高宽比小于或等于5，例如在1至3的范围内。在一些实施例中，第一开口110a为矩形或梯形，但不限于此。在一些实施例中，如图1所示，第一开口110a的底部为钟形(即具有狭窄的顶部和宽的底部)。
随后，如图1所示，在第一开口110a中形成第一阻挡层120。在一些实施例中，第一阻挡层120共形地形成在第一开口110a中。在一些实施例中，第一阻挡层120包括钽、钛、钴、钨、钌、氮化钽、氮化钛、氮化钨、氧化铟或其组合。在一些实施例中，第一阻挡层120包括钽。在一些实施例中，第一阻挡层120具有80埃至500埃的范围内的厚度，例如100埃至400埃的厚度。
接着，如图1所示，在第一阻挡层120上形成包括铜和锰130m的第一晶种材料130。第一晶种材料130中的锰130m在0.10at％到0.40at％的范围内，例如0.15at％、0.20at％、0.25at％、0.30at％或0.35at％。在一些实施例中，第一晶种材料130基本上由铜和锰130m组成。在一些实施例中，第一晶种材料130通过物理气相沉积形成，例如使用包括铜和锰的靶材通过溅射而形成。在一些实施方案中，靶材中的锰在0.10at％至0.40at％的范围内，并且靶材中的铜在99.60at％至99.90at％的范围内。在一些实施例中，第一晶种材料130通过原子层沉积、等离子体增强原子层沉积、化学气相沉积、等离子体增强化学气相沉积或低压化学气相沉积形成。
在一些实施例中，如图1所示，第一晶种材料130连续且共形地形成在第一阻挡层120上，并且在第一阻挡层120的底部拐角附近的位置并未形成空隙。在一些实施例中，第一晶种材料130的厚度t1在100埃至1,000埃的范围内，例如150埃至900埃、200埃至800埃、300埃至700埃或400埃至600埃。在一些实施例中，第一晶种材料130的厚度t1大于或等于第一阻挡层120的厚度，但不限于此。
随后，如图1所示，在第一晶种材料130上形成第一导电材料140，以填充第一开口110a。在一些实施例中，第一导电材料140包括铜。在一些实施例中，第一导电材料140基本上由铜组成。在一些实施例中，第一导电材料140通过电沉积例如电镀形成。在一些实施例中，第一导电材料140通过原子层沉积、等离子体增强原子层沉积、化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积或物理气相沉积形成。
在一些实施例中，在形成第一导电材料140之后，进行平坦化工艺(例如化学机械平坦化)，以去除第一介电材料110上的第一阻挡层120的一部分、第一晶种材料130的一部分及第一导电材料140的一部分(图1中未示出)，以暴露出第一介电材料110的上表面。
接下来，如图1及图2所示，第一晶种材料130的至少一些锰130m移动到第一晶种材料130与第一阻挡层120之间的界面附近的位置。在一些实施例中，将第一晶种材料130的至少一些锰130m移动到第一晶种材料130与第一阻挡层120之间的界面附近的位置是通过在氢气环境中将第一晶种材料130加热到400℃至460℃范围内的温度来进行，温度例如为410℃、420℃、430℃、440℃或450℃。在一些实施例中，在氢气环境中将包括第一介电材料110、第一阻挡层120、第一晶种材料130及第一导电材料140的半导体结构加热到400℃至460℃范围内的温度，并持续30分钟至2.5小时，持续时间例如为1小时、1.5小时或2小时。
在一些实施例中，如第2图所示，第一导电材料140包括铜，并且第一晶种材料130的铜与第一导电材料140的铜混合。在一些实施例中，第一晶种材料130的铜可能与第一导电材料140的铜没有区别。
在一些实施例中，如图1及图2所示，将第一晶种材料130的至少一些锰130m移动到第一晶种材料130与第一阻挡层120之间的界面附近的位置包括在该位置形成包括锰、锰氧化物或其组合的第一富锰层1302。
在一些实施例中，如图2所示，第一富锰层1302是连续的或不连续的，并且大致上共形地形成在第一晶种材料130与第一阻挡层120之间的界面附近的位置。在一些实施例中，第一富锰层1302大致上共形地形成在第一阻挡层120上。在一些实施例中，第一富锰层1302的至少一些锰130m与第一阻挡层120接触。
在一些实施例中，第一富锰层1302的厚度t2在20埃至400埃的范围内，例如30埃至350埃、40埃至300埃、50埃至250埃、60埃至200埃、或70埃至150埃。在一些实施例中，第一富锰层1302的厚度t2与第一晶种材料130的厚度t1的比例在1:20至1：3的范围内，例如1:18至1：4。
在一些实施例中，如图2所示，在将第一晶种材料130的至少一些锰130m移动到第一晶种材料130与第一阻挡层120之间的界面附近的位置之后，与第一导电材料140(例如第一导电材料140的上表面)相比，第一晶种材料130与第一阻挡层120之间的界面附近的位置具有更高的锰130m的含量。
图3为根据本揭露的实验例1的退火之后的半导体结构的锰信号分布的TEM图。图4为根据本揭露的实验例1的退火之后的半导体结构的第一阻挡层的钽信号分布的TEM图。实验例1的半导体结构与图1相同。实验例1的半导体结构的第一晶种材料的厚度为约800埃至约1,000埃。在氢气环境中，在约420℃的温度下对实验例1的半导体结构进行退火处理1小时。
图4显示退火之后的实验例1的半导体结构的第一阻挡层(包括钽)的轮廓。图3显示退火后的实验例1的半导体结构的锰信号分布。如图3所示，锰的厚度在约50埃至约150埃的范围内，其证明在退火处理后，第一晶种材料中的锰确实移动到第一晶种材料与第一阻挡层之间的界面附近的位置，而形成第一富锰层。
在一些实施例中，如图1所示，该方法还包括在形成第一介电材料110以及在第一介电材料110中形成第一开口110a之前，形成第二介电材料210。第二介电材料210包括硅、氮化物材料、氧化物材料、氧氮化物材料、碳化硅、硅碳氮化物或其组合。在一些实施例中，第二介电材料210的形成可以包括任何合适的沉积方法，例如涂覆、原子层沉积、等离子体增强原子层沉积、化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、物理气相沉积(例如溅射)等。
在一些实施例中，在形成第二介电材料210之后，在第二介电材料210中形成第二开口210a。在一些实施例中，通过对第二介电材料210进行光刻及蚀刻工艺以形成第二开口210a。
在一些实施例中，在形成第二开口210a之后，在第二开口210a中共形地形成第二阻挡层220。在一些实施例中，第二阻挡层220包括钽、钛、钴、钨、钌、氮化钽、氮化钛、氮化钨、氧化铟或其组合。在一些实施例中，第二阻挡层220包括钽。在一些实施例中，第二阻挡层220具有80埃至500埃的范围内的厚度。
在一些实施例中，在形成第二阻挡层220之后，在第二阻挡层220上形成包括铜和锰的第二晶种材料230。第二晶种材料230中的锰在0.10at％至0.40at％的范围内，例如0.15at％、0.20at％、0.25at％、0.30at％或0.35at％。在一些实施例中，第二晶种材料230基本上由铜和锰组成。在一些实施例中，第二晶种材料230通过物理气相沉积形成，例如使用包括铜和锰的靶材通过溅射而形成。在一些实施例中，靶材中的锰在0.10at％至0.40at％的范围内，并且靶材中的铜在99.60at％至99.90at％的范围内。在一些实施例中，第二晶种材料230通过原子层沉积、等离子体增强原子层沉积、化学气相沉积、等离子体增强化学气相沉积或低压化学气相沉积形成。
在一些实施例中，如图1所示，第二晶种材料230连续且共形地形成在第二阻挡层220上。在一些实施例中，第二晶种材料230的厚度t3在100埃至1,000埃的范围内。在一些实施例中，第二晶种材料230的厚度t3大于或等于第二阻挡层220的厚度，但不限于此。
在一些实施例中，在形成第二晶种材料230之后，在第二晶种材料230上形成第二导电材料240，以填充第二开口210a。在一些实施例中，第二导电材料240包括铜。在一些实施例中，第二导电材料240基本上由铜组成。在一些实施例中，第二导电材料240通过电沉积例如电镀形成。在一些实施例中，第二导电材料240通过原子层沉积、等离子体增强原子层沉积、化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积或物理气相沉积形成。
在一些实施例中，在形成第二导电材料240之后，进行平坦化工艺(例如化学-机械平坦化)，以去除第二介电材料210上的第二阻挡层220的一部分、第二晶种材料230的一部分及第二阻挡层220的一部分(图1中未示出)，以暴露第二介电材料210的上表面。
在一些实施例中，在形成第二导电材料240并且进行平坦化工艺之后，在第二介电材料210和第二导电材料240上形成第一介电材料110。第一介电材料110的实施例已叙述于上，因此在此不再重复。
在一些实施例中，如图1及图2所示，在形成第二导电材料240及进行平坦化工艺之后，通过在氢气环境中将第二晶种材料230加热到400℃至460℃范围内的温度(即退火工艺)，将第二晶种材料230的至少一些锰移动到第二晶种材料230与第二阻挡层之间的界面附近的位置。在一些实施例中，移动第一晶种材料130的至少一些锰130m及移动第二晶种材料230的至少一些锰为同时进行。
在一些实施例中，如图2所示，第二导电材料240包括铜，并且第二晶种材料230的铜与第二导电材料240的铜混合。在一些实施例中，第二晶种材料230的铜可能与第二导电材料240的铜没有区别。
在一些实施例中，如图1及图2所示，将第二晶种材料230的至少一些锰移动到第二晶种材料230与第二阻挡层220之间的界面附近的位置包括在该位置形成包括锰、锰氧化物或其组合的第二富锰层2302。
在一些实施例中，如图2所示，第二富锰层2302是连续的或不连续的，并且大致上共形地形成在第二晶种材料230与第二阻挡层220之间的界面附近的位置。在一些实施例中，第二富锰层2302大致上共形地形成在第二阻挡层220上。在一些实施例中，第二富锰层2302的至少一些锰与第二阻挡层220接触。
在一些实施例中，第二富锰层2302的厚度t4在20埃至400埃的范围内。在一些实施例中，第二富锰层2302的厚度t4与第二晶种材料230的厚度t3的比例在1:20至1：3的范围内，例如1:18至1：4。
在一些实施例中，如图2所示，在将第二晶种材料230的至少一些锰移动到第二晶种材料230与第二阻挡层220之间的界面附近的位置之后，与第二导电材料240(例如第二导电材料240的上表面)相比，第二晶种材料230与第二阻挡层220之间的界面附近的位置具有更高的锰含量。
为了了解锰对于半导体结构寿命的影响，在此提供实验例2和3以及比较例1和2。具体而言，在恶劣条件下(即在200℃且电流为126mA/μm2的情况下)测量实验例2和3以及比较例1和2的半导体结构的寿命。
以下描述实验例2和3以及比较例1和2的半导体结构及工艺条件的相似之处及相异之处。实验例2的半导体结构包括图1所示的第一介电材料110、第一阻挡层120、第一晶种材料130及第一导电材料140。实验例2的半导体结构与比较例1的半导体结构相似。实验例3的半导体结构包括图1所示的第二介电材料210、第二阻挡层220、第二晶种材料230及第二导电材料240。实验例3的半导体结构与比较例2的半导体结构相似。实验例2和3以及比较例1和2的退火条件相同。相异之处在于，实验例2和3的半导体结构使用包含铜和锰的晶种材料制造(晶种材料中的锰含量在0.10at％至0.40at％的范围内)，而比较例1和2的半导体结构使用包含铜但不包含锰的晶种材料制造。
值得注意的是，经测量然后转换的实验例2和比较例1的寿命分别为668.65年和129.98年。经测量然后转换的实验例3和比较例2的寿命分别是439.5年和87.11年。此结果意味着包含锰的晶种材料有助于使半导体结构的寿命延长至少五倍。
另一方面，在形成晶种材料时，在第一阻挡层的底部拐角(例如钟形底部的拐角)附近的位置可能不连续地和/或不共形地形成晶种材料，导致在底部拐角处形成空隙。因此，本揭露提供一种制造半导体结构的方法，该方法包括将晶种材料的至少一些锰移动到空隙中，其可避免因空隙引起的缺点。以下将详细描述制造此半导体结构的方法的实施例。
图5及图6为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。图5的方法的操作与图1的方法的操作类似，其差异在于，如图5所示，在第一阻挡层120上形成第一晶种材料130时，第一晶种材料130在第一阻挡层120的拐角120c附近连续但不共形地形成，从而在第一阻挡层120的拐角120c附近的位置形成空隙130v。
然而，如图6所示，对第一晶种材料130进行退火处理，以使第一晶种材料的至少一些锰移动到空隙130v。在一些实施例中，将第一晶种材料130的至少一些锰移动到空隙130v包括形成填充空隙130v的锰氧化物130o，从而可防止因空隙130v引起的缺点。
图7及图8为根据本揭露的一些实施例的制造半导体结构的方法于各个阶段的剖面示意图。图7的方法的操作与图1的方法的操作类似，其差异在于，如图7所示，在第一阻挡层120上形成第一晶种材料130时，第一晶种材料130在第一阻挡层120的拐角120c附近不连续地形成，从而在第一阻挡层120的拐角120c附近的位置形成空隙130v。
然而，如图8所示，对第一晶种材料130进行退火处理，以使第一晶种材料的至少一些锰移动到空隙130v。在一些实施例中，将第一晶种材料130的至少另一些锰移动到空隙130v包括形成填充空隙130v的锰氧化物130o，从而可避免因空隙130v引起的缺点。
本揭露进一步提供一种半导体结构。如图2、图6或图8所示，其包括第一导电材料140、第一阻挡层120及第一富锰层1302。
第一导电材料140包括铜。在一些实施例中，第一导电材料140主要由铜制成。
第一阻挡层120围绕第一导电材料140。在一些实施例中，第一阻挡层120包括钽、钛、钴、钨、钌、氮化钽、氮化钛、氮化钨、氧化铟或其组合。在一些实施例中，第一阻挡层120包括钽。
第一富锰层1302包括锰、锰氧化物或其组合。在一些实施例中，第一富锰层1302由锰、锰氧化物或其组合组成。第一富锰层1302在第一导电材料140中并且靠近第一导电材料140与第一阻挡层120之间的界面。在一些实施例中，第一富锰层1302是连续或不连续的，并且大致上共形地设置在第一导电材料140与第一阻挡层120之间的界面附近的位置。
在一些实施例中，如图2、图6或图8所示，第一富锰层1302包括沿着第一导电材料140与第一阻挡层120之间的界面分布的锰130m。在一些实施例中，第一富锰层1302的锰130m与第一阻挡层120接触。
在一些实施例中，如图6或图8所示，第一富锰层1302包括位于第一阻挡层120的拐角120c附近的位置的锰氧化物130o。在一些实施例中，第一富锰层1302的锰氧化物130o与第一阻挡层120的拐角120c接触。
在一些实施例中，如图2、图6或图8所示，在第一导电材料140中并且靠近第一导电材料140与第一阻挡层120之间的界面的位置比第一导电材料140的其他部分(例如第一导电材料140的上表面)具有更高的锰含量。
在一些实施例中，第一富锰层1302的厚度t2在20埃至400埃的范围内，例如30埃至350埃、40埃至300埃、50埃至250埃、60埃至200埃或70埃至150埃。
在一些实施例中，如图2、图6或图8所示，半导体结构还包括第二导电材料240、第二阻挡层220及第二富锰层2302。第二导电材料240、第二阻挡层220及第二富锰层2302的实施例可与第一导电材料140、第一阻挡层120及第一富锰层1302的实施例相同或相似，因此在此不再赘述。
尽管本揭露的某些实施例已经相当详细地描述本揭露，但是其他实施例也是可能的。因此，所附权利要求书的精神和范围不应限于在此包含的实施例的描述。
对本领域技术人员而言显而易见的是，在不脱离本发明的范围或精神的情况下，可对本揭露的结构进行各种修改及变化。有鉴于前述，本揭露涵盖落入所附权利要求书内的本揭露的修改及变型。

Claims (20)

1.一种制造半导体结构的方法，其特征在于，包括：
在第一介电材料中形成第一开口；
在该第一开口中形成第一阻挡层；
在该第一阻挡层上形成包括铜和锰的第一晶种材料，其中该第一晶种材料的该锰在0.10at％至0.40at％的范围内；
在该第一晶种材料上形成第一导电材料；以及
将该第一晶种材料的至少一些该锰移动到该第一晶种材料与该第一阻挡层之间的界面附近的位置。
2.根据权利要求1所述的方法，其中将该第一晶种材料的该至少一些该锰移动到该第一晶种材料与该第一阻挡层之间的该界面附近的该位置通过在氢气环境中将该第一晶种材料加热到400℃至460℃范围内的温度来进行。
3.根据权利要求1所述的方法，其中在将该第一晶种材料的该至少一些该锰移动到该第一晶种材料与该第一阻挡层之间的该界面附近的该位置之后，该第一晶种材料与该第一阻挡层之间的该界面附近的该位置比该第一导电材料具有更高的锰含量。
4.根据权利要求1所述的方法，其中将该第一晶种材料的该至少一些该锰移动到该第一晶种材料与该第一阻挡层之间的该界面附近的该位置包括在该位置形成包含锰、锰氧化物或其组合的第一富锰层。
5.根据权利要求4所述的方法，其中该第一富锰层的厚度与该第一晶种材料的厚度的比例在1:20至1：3的范围内。
6.根据权利要求1所述的方法，还包括：
在该第一阻挡层上形成包括该铜和该锰的该第一晶种材料时，在该第一阻挡层的拐角附近的位置形成空隙；以及
将该第一晶种材料的至少另一些该锰移动到该空隙。
7.根据权利要求6所述的方法，其中将该第一晶种材料的该至少另一些该锰移动到该空隙包括形成填充该空隙的锰氧化物。
8.根据权利要求1所述的方法，还包括：
在该第一介电材料中形成该第一开口之前，形成第二介电材料；
在该第二介电材料中形成第二开口；
在该第二开口中形成第二阻挡层；
在该第二阻挡层上形成包括铜和锰的第二晶种材料；
在该第二晶种材料上形成第二导电材料；
将该第二晶种材料的至少一些该锰移动到该第二晶种材料与该第二阻挡层之间的界面附近的位置；以及
在该第二介电材料和该第二导电材料上形成该第一介电材料。
9.根据权利要求8所述的方法，其中该第二晶种材料的该锰在0.10at％至0.40at％的范围内。
10.根据权利要求8所述的方法，其中在将该第二晶种材料的该至少一些该锰移动到该第二晶种材料与该第二阻挡层之间的该界面附近的该位置之后，该第二晶种材料与该第二阻挡层之间的该界面附近的该位置比该第二导电材料具有更高的锰含量。
11.根据权利要求8所述的方法，其中将该第二晶种材料的该至少一些该锰移动到该第二晶种材料与该第二阻挡层之间的该界面附近的该位置包括在该第二晶种材料与该第二阻挡层之间的该界面附近的该位置形成包含锰、锰氧化物或其组合的第二富锰层。
12.一种制造半导体结构的方法，包括：
在第一介电材料中形成第一开口；
在该第一开口中形成第一阻挡层；
在该第一阻挡层上形成包括铜和锰的第一晶种材料，其中该第一晶种材料的锰在0.10at％至0.40at％的范围内，并在该第一阻挡层上形成包括该铜和该锰的该第一晶种材料时，在该第一阻挡层的拐角附近的位置形成空隙；
在该第一晶种材料上形成第一导电材料；以及
将该第一晶种材料的至少一些该锰移动到该空隙。
13.根据权利要求12所述的方法，其中将该第一晶种材料的该至少一些该锰移动到该空隙包括形成填充该空隙的锰氧化物。
14.一种半导体结构，其特征在于，包括：
第一导电材料，其包含铜；
第一阻挡层，围绕该第一导电材料；以及
第一富锰层，位于该第一导电材料中并且靠近该第一导电材料与该第一阻挡层之间的界面，其中该第一富锰层包括锰、锰氧化物或其组合。
15.根据权利要求14所述的半导体结构，其中该第一富锰层包括沿着该第一导电材料与该第一阻挡层之间的该界面分布的该锰。
16.根据权利要求15所述的半导体结构，其中该锰与该第一阻挡层接触。
17.根据权利要求14所述的半导体结构，其中该第一富锰层包括位于该第一阻挡层的拐角附近的位置的该锰氧化物。
18.根据权利要求17所述的半导体结构，其中该锰氧化物与该第一阻挡层的该拐角接触。
19.根据权利要求14所述的半导体结构，其中在该第一导电材料中并且靠近该第一导电材料与该第一阻挡层之间的该界面的位置比该第一导电材料的上表面具有更高的锰含量。
20.根据权利要求14所述的半导体结构，其中该第一富锰层的厚度在20埃至400埃的范围内。
CN202110817731.5A 2021-03-16 2021-07-20 制造半导体结构的方法及半导体结构 Pending CN115084004A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/202,363 2021-03-16
US17/202,363 US11562961B2 (en) 2021-03-16 2021-03-16 Method of manufacturing semiconductor structure and semiconductor structure

Publications (1)

Publication Number Publication Date
CN115084004A true CN115084004A (zh) 2022-09-20

Family

ID=83245668

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110817731.5A Pending CN115084004A (zh) 2021-03-16 2021-07-20 制造半导体结构的方法及半导体结构

Country Status (3)

Country Link
US (1) US11562961B2 (zh)
CN (1) CN115084004A (zh)
TW (1) TWI771015B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772942B2 (en) * 2010-01-26 2014-07-08 International Business Machines Corporation Interconnect structure employing a Mn-group VIIIB alloy liner
CN102881633B (zh) * 2011-07-15 2015-04-01 中芯国际集成电路制造(上海)有限公司 铜互连结构的制作方法
US8492897B2 (en) 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
US9455182B2 (en) * 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
US9768065B1 (en) * 2016-07-06 2017-09-19 Globalfoundries Inc. Interconnect structures with variable dopant levels
US10204829B1 (en) * 2018-01-12 2019-02-12 International Business Machines Corporation Low-resistivity metallic interconnect structures with self-forming diffusion barrier layers
US10651084B1 (en) * 2019-07-18 2020-05-12 Micron Technology, Inc. Microelectronic devices comprising manganese-containing conductive structures, and related electronic systems and methods

Also Published As

Publication number Publication date
US20220302040A1 (en) 2022-09-22
TW202238760A (zh) 2022-10-01
US11562961B2 (en) 2023-01-24
TWI771015B (zh) 2022-07-11

Similar Documents

Publication Publication Date Title
US6057226A (en) Air gap based low dielectric constant interconnect structure and method of making same
US6130161A (en) Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US7915162B2 (en) Method of forming damascene filament wires
US8765604B2 (en) Interconnection structure for an integrated circuit
US9704740B2 (en) Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese
KR19980064795A (ko) 구리 라인 상호 접속부와 선택적 ｃｖｄ 알루미늄 플러그를사용한 충분히 평탄화된 이중 물결 무늬 금속화 방법
CN115332166A (zh) 具有自形成扩散阻挡层的低电阻率金属互连结构
US6046104A (en) Low pressure baked HSQ gap fill layer following barrier layer deposition for high integrity borderless vias
US8084355B2 (en) Methods of forming copper-comprising conductive lines in the fabrication of integrated circuitry
US6566757B1 (en) Stabilization of low dielectric constant film with in situ capping layer
US7544609B2 (en) Method for integrating liner formation in back end of line processing
KR101141214B1 (ko) 반도체 소자의 금속 배선 형성 방법
US7955971B2 (en) Hybrid metallic wire and methods of fabricating same
KR20050006472A (ko) 반도체 소자의 구리 배선 형성 방법
KR100338941B1 (ko) 반도체소자의 컨택 형성방법
KR100493013B1 (ko) 반도체소자의 금속 배선층 형성방법_
CN101211822A (zh) 具有金属互连的半导体器件及其制造方法
CN115084004A (zh) 制造半导体结构的方法及半导体结构
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US7875978B2 (en) Metal line having a multi-layered diffusion layer in a semiconductor device and method for forming the same
JP2005129937A (ja) 低ｋ集積回路相互接続構造
KR20080114056A (ko) 반도체 소자의 배선 및 그의 형성방법
KR100701673B1 (ko) 반도체 소자의 구리 배선 형성방법
CN110880475B (zh) 空气隙形成方法
US6903011B2 (en) Displacement method to grow cu overburden

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination