CN115064484A - 一种用于晶圆侧壁开口的微缩工艺 - Google Patents

一种用于晶圆侧壁开口的微缩工艺 Download PDF

Info

Publication number
CN115064484A
CN115064484A CN202210641601.5A CN202210641601A CN115064484A CN 115064484 A CN115064484 A CN 115064484A CN 202210641601 A CN202210641601 A CN 202210641601A CN 115064484 A CN115064484 A CN 115064484A
Authority
CN
China
Prior art keywords
wafer
etching
silicon
contact hole
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210641601.5A
Other languages
English (en)
Inventor
严立巍
文锺
符德荣
陈政勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Tongxinqi Technology Co ltd
Original Assignee
Zhejiang Tongxinqi Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Tongxinqi Technology Co ltd filed Critical Zhejiang Tongxinqi Technology Co ltd
Priority to CN202210641601.5A priority Critical patent/CN115064484A/zh
Publication of CN115064484A publication Critical patent/CN115064484A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种用于晶圆侧壁开口的微缩工艺，涉及晶圆加工技术领域。所述一种用于晶圆侧壁开口的微缩工艺包括以下步骤：S1、对背面带有氧化硅的晶圆上，先进行离子植入，再采用化学气象沉积法形成一层氮化硅沉积层，然后再对晶圆进行蚀刻，使得氮化硅沉积层在氧化硅的两侧形成氮化硅侧壁。本发明提供的一种用于晶圆侧壁开口的微缩工艺通过在接触孔中填充氮氧化硅层再蚀刻的方式，可以在氮化硅侧壁的内部形成一层氮氧化硅侧壁，对原本处于氮化硅侧壁内部的接触孔开口进行微缩，使得接触孔开口微缩在氮氧化硅侧壁的内部，在晶圆上方所形成的接触孔开口更小，无需高精度的接触孔蚀刻设备即可获得更小的接触孔，有效的提升工艺精度。

Description

一种用于晶圆侧壁开口的微缩工艺
技术领域
本发明涉及晶圆加工技术领域，具体的是一种用于晶圆侧壁开口的微缩工艺。
背景技术
晶圆是指制作硅半导体电路所用的硅晶片，其原始材料是硅，高纯度的多晶硅溶解后掺入硅晶体晶种，然后慢慢拉出，形成圆柱形的单晶硅，硅晶棒在经过研磨，抛光，切片后，形成硅晶圆片，也就是晶圆。
在晶圆加工的过程中，需要通过蚀刻在晶圆上形成接触孔，以方便金属在晶圆上的沉积。
在现有技术中，由于高精度的蚀刻设备技术难以突破，因此对晶圆蚀刻只能选择低精度的蚀刻设备，在采用低精度的晶圆蚀刻设备进行蚀刻时，为了避免过度蚀刻或者蚀刻产生偏差，可以通过在晶圆上方制作氮化硅侧壁对接触孔的蚀刻进行保护，但是通过氮化硅侧壁保护再蚀刻的接触孔，其接触孔开口大小和氮化硅侧壁的大小一致，不方便使用低精度的蚀刻设备加工出精度更高的接触孔。
发明内容
为解决上述背景技术中提到的不足，本发明的目的在于提供一种用于晶圆侧壁开口的微缩工艺，以解决通过氮化硅侧壁保护再蚀刻的接触孔，不方便使用低精度的蚀刻设备加工出精度更高的接触孔的问题。
本发明的目的可以通过以下技术方案实现：
一种用于晶圆侧壁开口的微缩工艺，包括以下步骤：
S1、对背面带有氧化硅的晶圆上，先进行离子植入，再采用化学气象沉积法形成一层氮化硅沉积层，然后再对晶圆进行蚀刻，使得氮化硅沉积层在氧化硅的两侧形成氮化硅侧壁，最后再次对晶圆上方进行蚀刻，使得晶圆上方形成沟槽；
S2、对步骤S1中得到的晶圆进行氧化-蚀刻-再次氧化，在沟槽内壁形成闸极氧化硅层，然后在晶圆背面沉积多晶硅，再对多晶硅进行蚀刻，蚀刻掉位于沟槽外部的多晶硅，最后再在晶圆的背面采用化学气相沉积法沉积一层氮氧化硅；
S3、对所述步骤S2中得到的晶圆背面通过化学沉积法在氮氧化硅上沉积一层氧化硅层，然后再采用CMP工艺使氧化硅层表面平坦化；
S4、对所述步骤S3中得到的晶圆，对氧化硅层上方进行蚀刻，然后再依次蚀刻掉氧化硅层下方的氮氧化硅和氧化硅，在晶圆的背面形成接触孔；
S5、对步骤S4中得到的晶圆，对晶圆表面位于接触孔下方的位置进行蚀刻，再采用离子植入法对晶圆表面位于接触孔下方的位置进行离子植入；
S6、对步骤S5中得到的晶圆，对晶圆背面采用化学气相沉积法在氧化硅层上方沉积一层氮氧化硅层，然后再对氮氧化硅层进行蚀刻，蚀刻接触孔外部的氮氧化硅和接触孔内部的部分氮氧化硅层，在接触孔内部形成氮氧化硅侧壁，最后再在接触孔中填充金属。
优选的，在所述步骤S2中，第一次对晶圆进行氧化时，对晶圆背面进行整体氧化，第二次对晶圆进行氧化时，单独对沟槽内壁进行氧化以形成致密的闸极氧化硅层。
优选的，在所述步骤S2中，通过蚀刻去除沟槽外部的多晶硅时，首先采用CMP工艺使得多晶硅顶部平坦化，再进行蚀刻。
优选的，在所述步骤S2中，在晶圆背面沉积的多晶硅为含有杂质的多晶硅，以在沟槽内部形成晶体管。
优选的，在所述步骤S3中，对晶圆上氧化硅上方进行蚀刻的位置位于氮化硅侧壁的内侧，以实现通过氮化硅侧壁对蚀刻位置形成保护，蚀刻方法采用干法蚀刻。
优选的，在所述步骤S6中，所植入的离子会和所述步骤S1中植入的离子在晶圆上形成电极，所填充的金属和电极的接触面位于氮氧化硅侧壁的内侧。
本发明的有益效果：
通过在接触孔中填充氮氧化硅层再蚀刻的方式，可以在氮化硅侧壁的内部形成一层氮氧化硅侧壁，对原本处于氮化硅侧壁内部的接触孔开口进行微缩，使得接触孔开口微缩在氮氧化硅侧壁的内部，在晶圆上方所形成的接触孔开口更小，无需高精度的接触孔蚀刻设备即可获得更小的接触孔，有效的提升工艺精度，更加方便在晶圆上方形成更小的接触孔，并且通过接触外侧的氮氧化硅侧壁和氮化硅侧壁共同进行防护，进一步提升了对的对接触孔内部部分的防护能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图；
图1是本发明步骤S1的流程示意图；
图2是本发明步骤S2的流程示意图；
图3是本发明步骤S3的流程示意图；
图4是本发明步骤S4的流程示意图；
图5是本发明步骤S5的流程示意图；
图6是本发明步骤S6的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
一种用于晶圆侧壁开口的微缩工艺，包括以下步骤：
S1、对背面带有氧化硅的晶圆上，先进行离子植入，再采用化学气象沉积法形成一层氮化硅沉积层，然后再对晶圆进行蚀刻，使得氮化硅沉积层在氧化硅的两侧形成氮化硅侧壁，最后再次对晶圆上方进行蚀刻，使得晶圆上方形成沟槽；
S2、对步骤S1中得到的晶圆进行氧化-蚀刻-再次氧化，在沟槽内壁形成闸极氧化硅层，然后在晶圆背面沉积多晶硅，再对多晶硅进行蚀刻，蚀刻掉位于沟槽外部的多晶硅，最后再在晶圆的背面采用化学气相沉积法沉积一层氮氧化硅；
S3、对所述步骤S2中得到的晶圆背面通过化学沉积法在氮氧化硅上沉积一层氧化硅层，然后再采用CMP工艺使氧化硅层表面平坦化；
S4、对所述步骤S3中得到的晶圆，对氧化硅层上方进行蚀刻，然后再依次蚀刻掉氧化硅层下方的氮氧化硅和氧化硅，在晶圆的背面形成接触孔；
S5、对步骤S4中得到的晶圆，对晶圆表面位于接触孔下方的位置进行蚀刻，再采用离子植入法对晶圆表面位于接触孔下方的位置进行离子植入；
S6、对步骤S5中得到的晶圆，对晶圆背面采用化学气相沉积法在氧化硅层上方沉积一层氮氧化硅层，然后再对氮氧化硅层进行蚀刻，蚀刻接触孔外部的氮氧化硅和接触孔内部的部分氮氧化硅层，在接触孔内部形成氮氧化硅侧壁，最后再在接触孔中填充金属。
在所述步骤S2中，第一次对晶圆进行氧化时，对晶圆背面进行整体氧化，第二次对晶圆进行氧化时，单独对沟槽内壁进行氧化以形成致密的闸极氧化硅层。
在所述步骤S2中，通过蚀刻去除沟槽外部的多晶硅时，首先采用CMP工艺使得多晶硅顶部平坦化，再进行蚀刻。
在所述步骤S2中，在晶圆背面沉积的多晶硅为含有杂质的多晶硅，以在沟槽内部形成晶体管。
在所述步骤S3中，对晶圆上氧化硅上方进行蚀刻的位置位于氮化硅侧壁的内侧，以实现通过氮化硅侧壁对蚀刻位置形成保护，蚀刻方法采用干法蚀刻。
在所述步骤S6中，所植入的离子会和所述步骤S1中植入的离子在晶圆上形成电极，所填充的金属和电极的接触面位于氮氧化硅侧壁的内侧。
本发明提供的一种用于晶圆侧壁开口的微缩工艺的工作原理如下：
如图1，通过对氧化硅沉积层进行蚀刻，形成氮化硅侧壁，在开设沟槽时，沟槽开口位于两个氮化硅侧壁之间，对沟槽开口进行保护，避免蚀刻出沟槽时沟槽开口过大；
如图4，在晶圆上方蚀刻出接触孔时，氮化硅侧壁可以对接触孔大小进行限制，避免接触孔开口过大，并且还能防止在接触孔中填充金属时金属和多晶硅产生接触而导电。
如图6，通过在接触孔内部填充氮氧化硅层，在进行蚀刻，使得氮氧化硅层可以在接触孔的内部形成氮氧化硅侧壁，使得填充金属时，金属填充到氮氧化硅侧壁的内部。
与相关技术相比较，本发明提供的一种用于晶圆侧壁开口的微缩工艺具有如下有益效果：
通过在接触孔中填充氮氧化硅层再蚀刻的方式，可以在氮化硅侧壁的内部形成一层氮氧化硅侧壁，对原本处于氮化硅侧壁内部的接触孔开口进行微缩，使得接触孔开口微缩在氮氧化硅侧壁的内部，在晶圆上方所形成的接触孔开口更小，无需高精度的接触孔蚀刻设备即可获得更小的接触孔，有效的提升工艺精度，更加方便在晶圆上方形成更小的接触孔，并且通过接触外侧的氮氧化硅侧壁和氮化硅侧壁共同进行防护，进一步提升了对的对接触孔内部部分的防护能力。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。

Claims (6)

1.一种用于晶圆侧壁开口的微缩工艺，其特征在于，包括以下步骤：
S1、对背面带有氧化硅的晶圆上，先进行离子植入，再采用化学气象沉积法形成一层氮化硅沉积层，然后再对晶圆进行蚀刻，使得氮化硅沉积层在氧化硅的两侧形成氮化硅侧壁，最后再次对晶圆上方进行蚀刻，使得晶圆上方形成沟槽；
S2、对步骤S1中得到的晶圆进行氧化-蚀刻-再次氧化，在沟槽内壁形成闸极氧化硅层，然后在晶圆背面沉积多晶硅，再对多晶硅进行蚀刻，蚀刻掉位于沟槽外部的多晶硅，最后再在晶圆的背面采用化学气相沉积法沉积一层氮氧化硅；
S3、对所述步骤S2中得到的晶圆背面通过化学沉积法在氮氧化硅上沉积一层氧化硅层，然后再采用CMP工艺使氧化硅层表面平坦化；
S4、对所述步骤S3中得到的晶圆，对氧化硅层上方进行蚀刻，然后再依次蚀刻掉氧化硅层下方的氮氧化硅和氧化硅，在晶圆的背面形成接触孔；
S5、对步骤S4中得到的晶圆，对晶圆表面位于接触孔下方的位置进行蚀刻，再采用离子植入法对晶圆表面位于接触孔下方的位置进行离子植入；
S6、对步骤S5中得到的晶圆，对晶圆背面采用化学气相沉积法在氧化硅层上方沉积一层氮氧化硅层，然后再对氮氧化硅层进行蚀刻，蚀刻接触孔外部的氮氧化硅和接触孔内部的部分氮氧化硅层，在接触孔内部形成氮氧化硅侧壁，最后再在接触孔中填充金属。
2.根据权利要求1所述的一种用于晶圆侧壁开口的微缩工艺，其特征在于，在所述步骤S2中，第一次对晶圆进行氧化时，对晶圆背面进行整体氧化，第二次对晶圆进行氧化时，单独对沟槽内壁进行氧化以形成致密的闸极氧化硅层。
3.根据权利要求1所述的一种用于晶圆侧壁开口的微缩工艺，其特征在于，在所述步骤S2中，通过蚀刻去除沟槽外部的多晶硅时，首先采用CMP工艺使得多晶硅顶部平坦化，再进行蚀刻。
4.根据权利要求3所述的一种用于晶圆侧壁开口的微缩工艺，其特征在于，在所述步骤S2中，在晶圆背面沉积的多晶硅为含有杂质的多晶硅，以在沟槽内部形成晶体管。
5.根据权利要求4所述的一种用于晶圆侧壁开口的微缩工艺，其特征在于，在所述步骤S3中，对晶圆上氧化硅上方进行蚀刻的位置位于氮化硅侧壁的内侧，以实现通过氮化硅侧壁对蚀刻位置形成保护，蚀刻方法采用干法蚀刻。
6.根据权利要求4所述的一种用于晶圆侧壁开口的微缩工艺，其特征在于，在所述步骤S6中，所植入的离子会和所述步骤S1中植入的离子在晶圆上形成电极，所填充的金属和电极的接触面位于氮氧化硅侧壁的内侧。
CN202210641601.5A 2022-06-07 2022-06-07 一种用于晶圆侧壁开口的微缩工艺 Pending CN115064484A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210641601.5A CN115064484A (zh) 2022-06-07 2022-06-07 一种用于晶圆侧壁开口的微缩工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210641601.5A CN115064484A (zh) 2022-06-07 2022-06-07 一种用于晶圆侧壁开口的微缩工艺

Publications (1)

Publication Number Publication Date
CN115064484A true CN115064484A (zh) 2022-09-16

Family

ID=83199973

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210641601.5A Pending CN115064484A (zh) 2022-06-07 2022-06-07 一种用于晶圆侧壁开口的微缩工艺

Country Status (1)

Country Link
CN (1) CN115064484A (zh)

Similar Documents

Publication Publication Date Title
EP0967643B1 (en) Method of providing low-resistance salicide fill for trench capacitors
KR100787685B1 (ko) 트렌치 캐패시터용 매립 스트랩 제조 방법
TWI549196B (zh) 半導體元件及其製造方法
US6190971B1 (en) Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
US11101272B2 (en) DRAM and method for manufacturing the same
US10840182B2 (en) Method of forming semiconductor memory device with bit line contact structure
CN105655286A (zh) 半导体结构的形成方法
US6040213A (en) Polysilicon mini spacer for trench buried strap formation
US8652933B2 (en) Semiconductor structure having wide and narrow deep trenches with different materials
CN114068545A (zh) 半导体结构及其制作方法
US6037208A (en) Method for forming a deep trench capacitor of a DRAM cell
US20160190140A1 (en) Capacitor strap connection structure and fabrication method
US6979613B1 (en) Method for fabricating a trench capacitor of DRAM
US7402487B2 (en) Process for fabricating a semiconductor device having deep trench structures
EP1005080A2 (en) Method of forming a buried plate
CN115064484A (zh) 一种用于晶圆侧壁开口的微缩工艺
US6544855B1 (en) Process flow for sacrificial collar with polysilicon void
KR20110003218A (ko) 매립게이트를 구비한 반도체장치 제조 방법
EP1265278A1 (en) Method for manufacturing a trench capacitor with an isolation trench
US6242357B1 (en) Method for forming a deep trench capacitor of a DRAM cell
US20240244823A1 (en) Semiconductor devices
KR100505418B1 (ko) 반도체소자의 소자분리막 형성방법
KR920003321B1 (ko) 트랜치 캐패시터의 제조방법
CN115360136A (zh) 一种半导体结构及其制造方法
CN114121813A (zh) 一种存储器制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination