CN114997247A - 基于fpga的无人机涡轮发动机转速采集方法及系统 - Google Patents

Abstract

本发明提供了一种基于FPGA的无人机涡轮发动机转速采集方法及系统，属于航空无人机涡轮转速采集技术领域。该方法包括：利用涡轮转速信号调理电路将涡轮转速输出的差分正弦信号调理为方波信号，并将方波信号输入至FPGA；在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集。本发明提供了一种实现涡轮转速差分正弦信号调理电路，实现将差分正弦信号调节成占空比50±5%方波信号，同时本发明基于边沿计数滤波、加权滤波、门阀控制器相结合的新型滤波方波，实现在有限的时间内，滤除干扰信号，从而获得所需精度的转速信号，以解决中值滤波、均值滤波、限幅滤波等复杂滤波造成发动机转速采集结果滞后，实时性不高问题。

Description

基于FPGA的无人机涡轮发动机转速采集方法及系统

技术领域

本发明属发动机转速技术领域，尤其涉及一种基于FPGA的无人机涡轮发动机转速采集方法及系统。

背景技术

涡轮发动机转速对于飞机而言是一个非常重要的参数信息，在飞机的起飞、巡航、迫降过程中，涡轮发动机转速都是飞行员驾驶操作的重要依据，而且发动机状态的控制也主要体现在对转速的控制，涡轮发动机转速也是评价发动机性能的一个重要参数，因此，准确可靠的涡轮发动机转速采集就显得非常重要。但涡轮发动机工作环境恶劣，如高温、振动、复杂电磁环境等，都会影响发动机转速的测量。因此，涡轮转速测量需要设计特定的转速信号调理电路，采用合适的转速采集方法实现对转速的测量。

已知传统的转速调理电路仅对发动机输入的差分正弦信号进行电压钳位、信号放大、过零比较、简单的RC滤波操作、光耦转化输出转换成方波信号，但随着飞机机动性能不断提高，对发动机的转速要求也越来越高，高的发动机转速加之工作环境更加恶劣，转速信号受干扰程度更大，传统信号调理电路输出方波畸变更加严重，方波占空比变化大，给高转速下的转速频率采集带来困难，上述信号调理电路功能已不能满足要求。同时，传统的转速调理电路是基于国外元器件搭建而成，面对国外技术封锁与打压，自主可控以及国产化替代已是大势所趋，特别是在关键的航空发动机领域。由于国产元器件与国外元器件仍存在着技术及工艺上的差距，传统的转速调理电路使用国产元器件后，并不能实现满足要求的信号调理功能。

传统的频率采集方法是通过测周期法或测频率法采集经过转速调理电路输出的方波信号，计算出方波信号的频率，并将采集的频率经过中值滤波、均值滤波、限幅滤波等的一种滤波方法后输出，从而实现转速频率采集。但，涡轮发动机转速频率采集不仅需要高的精度，还需要高的实时性。均值滤波并不能排除信号噪声干扰，而是将干扰进行了分散，使结果变得平滑一些。中值滤波方法是指将数据中的中值作为滤波输出值得滤波方法，如测得N个转速数据X₁、X₂、…、X_n，将这N个转速数据从小到大进行排列，若N为奇数，则X_(N+1)/2是中值滤波的输出；若N为偶数，则(X_N/2+X_(N+2)/2)/2是中值滤波的输出。中值滤波去掉了极大值和极小值，对偶发干扰具有一定的滤波效果。经验滤波是将本次采样值

与上次采样值

变化量绝对值与预设最大变化量∆x（∆x:预设定的两次采样值差值的绝对值）进行比较，如果不大于∆x，则滤波输出取本次采样值，如果大于∆x，则滤波输出取上次采样值。从上述中可以看出中值滤波、均值滤波都需要获取大量数据样本，并且对数据样本进行复杂的运算处理之后，才输出最后的频率集结果，从而造成发动机转速采集结果大大滞后，实时性不高。虽然经验滤波获取的样本数据不多，但经验滤波过分依赖个人经验，并且∆x的取值不具有普适性。

发明内容

针对现有技术中的上述不足，本发明提供一种基于FPGA的无人机涡轮发动机转速采集方法及系统，解决了发动机在高转速、恶劣环境情况下，经信号调理电路之后，方波占空比过小，输出方波畸变、干扰严重，给后级转速频率采集带来的困难。

为了达到以上目的，第一方面，本发明采用的技术方案为一种基于FPGA的无人机涡轮发动机转速采集方法，包括以下步骤：

S1、利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

S2、在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成无人机涡轮发动机转速的采集。

本发明的有益效果是：本发明提供了一种实现发动机转速差分正弦信号调理电路，实现将差分正弦信号调节成方波信号，同时本发明基于边沿计数滤波、加权滤波、门阀控制器相结合的新型滤波方波，实现在有限的时间内，滤除干扰信号，从而获得所需精度的转速信号，以解决中值滤波、均值滤波、限幅滤波造成发动机转速采集结果滞后，实时性不高问题，本滤波算法设计简单可靠，既保证了发动机转速采集的准确性，同时大大提高了发动机转速采集的实时性。由于发动机差分转速信号经过本发明中的涡轮转速信号调理电路之后，被采样方波占空比在有效的差分转速信号频率范围内始终保持在50±5%的范围内。

进一步地，所述涡轮转速信号调理电路包括第一LC滤波电路、第二LC滤波电路、分别与所述第一LC滤波电路连接的正电压偏置电路和共模滤波电路、与所述第二LC滤波电路连接的负电压偏置电路、分别与所述共模滤波电路连接的第一隔直滤波电路和第二隔直滤波电路、分别与所述第一隔直滤波电路和第二隔直滤波电路连接的差模滤波电路、电压钳位电路以及加法电路、与所述加法电路连接的同相迟滞比较电路以及分别与所述同相迟滞比较电路连接施密特输出光耦电路和基准电压电路；所述基准电压电路与所述加法电路连接，所述施密特输出光耦电路与FPGA连接；所述共模滤波电路与所述第二LC滤波电路连接；所述第一LC滤波电路与ATS_Ng_Sin_L+连接；所述第二LC滤波电路与ATS_Ng_Sin_L-连接；其中，ATS_Ng_Sin_L为发动机转速差分正弦信号的正相输入端，ATS_Ng_Sin_L-为发动机转速差分正弦信号的负相输入端；

所述第一LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号正端的4.3KHz以上的高频干扰噪声信号；

所述第二LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号负端的4.3KHz以上的高频干扰噪声信号；

所述正电压偏置电路，用于在ATS_Ng_Sin_L+信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述共模滤波电路，用于滤除线路上非对称噪声干扰或线路对地的噪声干扰；

所述负电压偏置电路，用于在ATS_Ng_Sin_L-信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述第一隔直滤波电路，用于滤除发动机转速差分正弦信号中正端的直流分量，使ATS_Ng_Sin_L+信号端成为沿X轴对称的信号；

所述第二隔直滤波电路，用于滤除发动机转速差分正弦信号中负端的直流分量，使ATS_Ng_Sin_L-信号端成为沿X轴对称的信号；

所述差模滤波电路，由差模滤波电容组成，用于滤除差分正弦信号中的差模噪声干扰信号；

所述电压钳位电路，由2个二极管组成，用于当差分正弦信号中差分电压差大于+10V时，将差分电压差钳位在+10V；

所述加法电路，用于将差分正弦信号负端与差分正弦信号正端相减的结果扩大至3倍，并将扩大3倍的差分正弦信号与基准电压+2.5V相加，进行+2.5V直流电压偏置；

所述同相迟滞比较电路，用于当同相迟滞比较电路的正端输入电压大于VT+电平时，同相迟滞比较器输出高电平；当同相迟滞比较器电路正端输入电压小于VT-电平时，同相迟滞比较器输出低电平；当同相迟滞比较器正端输入电压在VT-电平与VT+电平之间时，同相迟滞比较器输出电平保持当前时刻电平不变，其中，VT+电平取+2.91V，VT-电平取+2.35V；

所述基准电压电路，由基准电源芯片构成，用于产生+2.5V直流电平；

所述施密特输出光耦电路，由施密特触发器输出光耦组成，用于对输入的方波信号进行整形和抗干扰处理，同时将处理后输入FPGA的方波信号与施密特触发器输入的方波信号进行物理隔离。

上述进一步方案的有益效果是：涡轮转速信号调理电路中采用LC滤波替代RC滤波，能更加有效的滤除高转速下的干扰信号，获得更好的滤波效果，以适应高转速的发动机；涡轮转速信号调理电路中使用隔直电容滤除差分转速信号的直流分量的同时采用了加法运算电路，将差分转速信号恢复出单端信号并进行放大且使用高精度直流电压进行偏置，使后面的同相迟滞比较电路能够与稳定的直流电压比较而获得方波信号，避免了与AGND的比较，进而避免了将AGND的噪声干扰引入方波；涡轮转速信号调理电路中使用施密特输出光耦替代传统的光耦输出，因此，方波信号输出端它不仅具备了施密特触发器的一系列功能，如脉冲波整形、强抗干扰的特性等，同时，又具备了光耦的特性，具有卓越的隔离能力；本发明提供信号调理电路具备自主可控的优势。

再进一步地，所述第一LC滤波电路包括电感L2、电容C99以及电容C91；所述正电压偏置电路包括电阻R169；所述第二LC滤波电路包括电感L1、电容C90以及电容C98，所述负电压偏置电路包括电阻R375；

所述电感L2的一端与ATS_Ng_Sin_L+连接，所述电感L2的另一端分别与电容C99的一端、电容C91的一端、电阻R169的一端以及共模滤波电路连接，电容C99的另一端与电容C91的另一端连接并接地；电阻R169的另一端连接+15V电源；

所述电感L1的一端与ATS_Ng_Sin_L-连接，所述电感L1的另一端分别与电容C90的一端、电容C98的一端、电阻R375的一端以及共模滤波电路连接，电容C90的另一端与电容C98的另一端连接并接地；电阻R375的另一端连接-15V电源。

再进一步地，所述共模滤波电路包括共模芯片L8、电容C94以及电容C95；所述第一隔直滤波电路包括电容C83；所述第二隔直滤波电路包括电容C82；

所述共模芯片L8的第1引脚与电感L2的另一端连接，所述共模芯片L8的第3引脚与电感L1的另一端连接，所述共模芯片L8的第2引脚分别与电容C94的一端以及电容C83的一端连接，所述共模芯片L8的第4引脚分别与电容C95的一端以及电容C82的一端连接，电容C94的另一端与电容C95的另一端连接并接地，电容C83的另一端和电容C82的另一端均与差模滤波电路连接。

再进一步地，所述差模滤波电路包括电阻R160、电阻R159以及电容C77；所述电压钳位电路包括二极管V34和二极管V33；

所述电阻R160的一端与电容C83的另一端连接，所述电阻R159的一端与电容C82的另一端连接，电阻R160的另一端分别与电容C77的一端以及电压钳位电路连接，电阻R159的另一端分别与电容C77的另一端以及电压钳位电路连接；

所述二极管V34的负极分别与电阻R160的另一端、二极管V33的正极以及加法电路连接，所述二极管V34的正极分别与电阻R159的另一端、二极管V33的负极以及加法电路连接。

再进一步地，所述加法电路包括运放芯片N44、电阻R154、电阻R146、电阻R147以及电阻R337；

所述电阻R147的一端与二极管V34的负极连接，电阻R147的另一端分别与运放芯片N44的负相输入端以及电阻R337的一端连接，电阻R146的一端与二极管V34的正极连接，电阻R146的另一端分别与电阻R154的一端以及运放芯片N44的正相输入端连接，电阻R154的另一端连接基准电压电路，电阻R337的另一端与运放芯片N44的输出端连接，所述运放芯片N44的负电源端接-15V直流电压；所述运放芯片N44的正电源端接+15V直流电压；-15直流电压连接电容C554的一端，-15V直流电压连接电容C568的一端，电容C554的另一端与电容C568的另一端连接并接地；所述运放芯片N44的输出端与同相迟滞比较电路连接。

再进一步地，所述同相迟滞比较电路包括运放芯片N36、电阻R137、电阻R111、电阻R139、电阻R324以及电容C546；所述基准电压电路包括基准电压芯片N3；

所述运放芯片N36的正相输入端分别与电阻R137的一端以及电阻R111的一端连接，电阻R137的另一端与所述运放芯片N44的输出端连接，所述运放芯片N36的负相输入端分别与电阻R324的一端以及电容C546的一端连接，电阻R324的另一端以及电容C546的另一端均与基准电压电路连接，所述运放芯片N36的正电源端连接+15V直流电压，+15V直流电压与接地电容C541连接，所述运放芯片N36的负电源端接地，所述运放芯片N36的输出端分别与电阻R111的另一端、电阻R139的一端以及施密特输出光耦电路连接；

所述基准电压芯片N3的VIN引脚与接地电容C328连接，所述基准电压芯片N3的TEMP引脚与电容C327的一端连接，电容C327的另一端与所述基准电压芯片N3的GND引脚连接，所述基准电压芯片N3的NC引脚与电阻R231的一端连接，所述基准电压芯片N3的VOUT引脚分别与电阻R230的一端、电阻R154的另一端、电容C546的另一端以及电阻R324的另一端连接，所述基准电压芯片N3的TRIM引脚与电阻R229的一端连接，电阻R229的另一端分别与电阻R230的另一端以及接地电阻R228的一端连接。

再进一步地，所述施密特输出光耦电路包括光耦芯片D7以及电阻R93；

所述光耦芯片D7的正电源输入端连接+3.3V直流电压，+3.3V直流电压连接接地电容C528，所述光耦芯片D7的负输入端接地，所述光耦芯片D7的输出端与电阻R93的一端连接，电阻R93的另一端连接FPGA的IO输入端，所述光耦芯片D7的输入端与所述运放芯片N36的输出端连接。

再进一步地，所述步骤S2包括以下步骤：

S201、在FPGA中，利用边沿计数滤波器滤除方波信号中上升沿及下升沿的干扰波形；

S202、利用采集周期计数器以采样周期Ts，循环固定产生start_en脉冲信号和stop_en脉冲信号，其中，所述start_en脉冲信号与stop_en脉冲信号间隔采样周期为Ts；

S203、基于产生的start_en脉冲信号、stop_en脉冲信号以及门阀控制器输入的valid脉冲信号，利用频率采集计数器在采样周期Ts内计数被采样方波信号的周期以及计数基准频率信号周期；

S204、利用转速频率解算器，根据采样得到的方波信号的周期个数以及基准频率信号周期个数，计算得到方波信号的频率，并通过转速频率解算器使能computer_end脉冲信号有效；

S205、利用权值滤波器检测computer_end脉冲信号的有效性，并根据方波信号的频率计算得到经权值滤波后的输入方波频率，完成对方波信号频率采集。

上述进一步方案的有益效果是：本发明的发动机转速信号频率采集使用测频法与测周期方法相结合的方式完成，在满足要求的采样周期内，即能保证高频采样精度，同时也能满足低频的采样精度；同时本发明中转速信号频率数字滤波采用边沿计数滤波、权值滤波以及门控控制器控制采样相结合的方法实现，操作过程简单可靠，滤波时间开销低，滤波算法占用逻辑资源小，即满足转速实时性要求，又能满足较高的精度。

再进一步地，所述步骤S203包括以下步骤：

A1、判断频率采集计数器在边沿计数滤波器输入的方波信号的上升沿是否检测到有效start_en脉冲信号，且同时是否检测到有效的门阀控制器输入的valid脉冲信号，若是，则通过频率采集计数器使能内部频率采集计数器功能，且使能内部超时计数器功能，同时清零内部超时计数器，并进入步骤A2，否则，持续步骤A1；

A2、基于频率采集计数器的内部频率采集计数器功能使能，在采样基准频率信号上升沿，计数基准频率信号的周期个数N2；

A3、基于频率采集计数器的内部频率采集计数器功能使能，在边沿计数滤波器输入的方波信号上升沿，判断检测门阀控制器输入的脉冲使能信号valid脉冲信号是否有效，若有效，则计数输入的方波信号周期个数N1，同时清零valid_clr脉冲信号有效，若无效，则保持输入的方波信号周期个数N1不变，同时清零valid_clr脉冲信号无效，频率采集计数器的内部超时计数器在边沿计数滤波器输入的方波信号的上升沿连续清零内部超时计数器，并在非方波信号上升沿时间，利用内部超时计数器进行计时操作，若内部超时计数器计时超过Ts/2后，置内部超时计数器超时标志，且设置周期个数N1为0值，设置周期个数N2为无穷大数值，同时内部超时计数器再次进入等待使能状态，并使能flag_end脉冲信号，其中，Ts表示采样周期；

A4、在内部超时计数器未超时情况下，由频率采集计数器在边沿计数滤波器输入的方波信号的上升沿检测有效的stop_en脉冲信号，同时检测门阀控制器输入的valid脉冲信号有效，并由频率采集计数器关闭内部频率采集计数器功能，停止N1、N2的计数操作，并使能flag_end脉冲信号。

上述进一步方案的有益效果是：上述方案采用门阀控制器实现宽脉冲干扰信号的滤除，门阀控制器由计数器实现，设计方法简单可靠，占用逻辑资源少，无需对方波信号进行复杂的滤波算法处理，频率采集实时性得到很大提高。

再进一步地，所述方波信号的频率的表达式如下：

Fq = (N1/N2)*Fc

其中，Fq表示方波信号的频率，N1表示方波信号周期个数，N2表示基准频率信号的周期个数，Fc表示基准频率。

再进一步地，所述经权值滤波后的输入方波频率的表达式如下：

Fq_finsh = Fq_previous * 0.3 + Fq * 0.7

其中，Fq_finsh表示经权值滤波后的输入方波频率，Fq_previous表示上一个方波频率计算值，Fq表示方波信号的频率。

上述进一步方案的有益效果是：该权值滤波器算法将上一次经权值滤波之后的发动机转速频率值乘以0.3的结果与本次转速频率解算器计算的发动机转速频率值乘以0.7的结果相加作为最终的发动机频率转速频率值输出。此滤波方式将本次最终的输出结果与上一次最终的输出结果取得关联，算法简单，所需的样本数据量、数据计算量较平均值滤波、中值滤波少，但对偶发性的干扰具有很好的滤波效果。

第二方面，本发明采用的技术方案为一种基于FPGA的无人机涡轮发动机转速采集系统，包括：

涡轮转速信号调理模块，用于利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

采集模块，用于在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成无人机涡轮发动机转速的采集。

本发明的有益效果是：本发明提供了一种实现发动机转速差分正弦信号调理电路，实现将差分正弦信号调节成方波信号，同时本发明基于边沿计数滤波、加权滤波、门阀控制器相结合的新型滤波方波，实现在有限的时间内，滤除干扰信号，从而获得所需精度的转速信号，以解决中值滤波、均值滤波、限幅滤波造成发动机转速采集结果滞后，实时性不高问题。

附图说明

图1为本发明的方法流程图。

图2为本实施例中涡轮转速信号调理电路流程框图。

图3为本实施例中正电压偏置电路、负电压偏置电路、第一LC滤波电路、第二滤波电路、共模滤波电路、第一隔直滤波电路、第二隔直滤波电路、差模滤波电路以及电压钳位电路的电路连接示意图。

图4为本实施例中电压钳位电路、加法电路、同相迟滞比较电路以及施密特输出光耦电路的电路连接示意图。

图5为本实施例中基准电压电路图。

图6为本实施例中FPGA内部采集频率流程框图。

图7为本实施例中测频法的实现过程示意图。

图8为本发明的系统结构示意图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

实施例1

如图1所示，本发明提供了一种基于FPGA的无人机涡轮发动机转速采集方法，其实现方法如下：

S1、利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

本实施例中，如，利用涡轮转速信号调理电路将0~83000r/min无人机涡轮转速输出的电压范围0~15V、频率0~4000Hz的差分正弦信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA。

如图2所示，所述涡轮转速信号调理电路包括第一LC滤波电路、第二LC滤波电路、分别与所述第一LC滤波电路连接的正电压偏置电路和共模滤波电路、与所述第二LC滤波电路连接的负电压偏置电路、分别与所述共模滤波电路连接的第一隔直滤波电路和第二隔直滤波电路、分别与所述第一隔直滤波电路和第二隔直滤波电路连接的差模滤波电路、电压钳位电路以及加法电路、与所述加法电路连接的同相迟滞比较电路以及分别与所述同相迟滞比较电路连接施密特输出光耦电路和基准电压电路；所述基准电压电路与所述加法电路连接，所述施密特输出光耦电路与FPGA连接；所述共模滤波电路与所述第二LC滤波电路连接；所述第一LC滤波电路与ATS_Ng_Sin_L+连接；所述第二LC滤波电路与ATS_Ng_Sin_L-连接；其中，ATS_Ng_Sin_L为发动机转速差分正弦信号的正相输入端，ATS_Ng_Sin_L-为发动机转速差分正弦信号的负相输入端；

所述第一LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号正端的4.3KHz以上的高频干扰噪声信号；

所述第二LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号负端的4.3KHz以上的高频干扰噪声信号；

所述正电压偏置电路，用于在ATS_Ng_Sin_L+信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述共模滤波电路，用于滤除线路上非对称噪声干扰或线路对地的噪声干扰；

所述负电压偏置电路，用于在ATS_Ng_Sin_L-信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述第一隔直滤波电路，用于滤除发动机转速差分正弦信号中正端的直流分量，使ATS_Ng_Sin_L+信号端成为沿X轴对称的信号；

所述第二隔直滤波电路，用于滤除发动机转速差分正弦信号中负端的直流分量，使ATS_Ng_Sin_L-信号端成为沿X轴对称的信号；

所述差模滤波电路，由差模滤波电容组成，用于滤除差分正弦信号中的差模噪声干扰信号；

所述电压钳位电路，由2个二极管组成，用于当差分正弦信号中差分电压差大于+10V时，将差分电压差钳位在+10V；

所述加法电路，用于将差分正弦信号负端与差分正弦信号正端相减的结果扩大至3倍，并将扩大3倍的差分正弦信号与基准电压+2.5V相加，进行+2.5V直流电压偏置；

所述同相迟滞比较电路，用于当同相迟滞比较电路的正端输入电压大于VT+电平时，同相迟滞比较器输出高电平；当同相迟滞比较器电路正端输入电压小于VT-电平时，同相迟滞比较器输出低电平；当同相迟滞比较器正端输入电压在VT-电平与VT+电平之间时，同相迟滞比较器输出电平保持当前时刻电平不变，其中，VT+电平取+2.91V，VT-电平取+2.35V；

所述基准电压电路，由基准电源芯片构成，用于产生+2.5V直流电平；

所述施密特输出光耦电路，由施密特触发器输出光耦组成，用于对输入的方波信号进行整形和抗干扰处理，同时将处理后输入FPGA的方波信号与施密特触发器输入的方波信号进行物理隔离。

如图3所示，所述第一LC滤波电路包括电感L2、电容C99以及电容C91；所述正电压偏置电路包括电阻R169；所述第二LC滤波电路包括电感L1、电容C90以及电容C98，所述负电压偏置电路包括电阻R375；

所述电感L2的一端与ATS_Ng_Sin_L+连接，所述电感L2的另一端分别与电容C99的一端、电容C91的一端、电阻R169的一端以及共模滤波电路连接，电容C99的另一端与电容C91的另一端连接并接地；电阻R169的另一端连接+15V电源；

所述电感L1的一端与ATS_Ng_Sin_L-连接，所述电感L1的另一端分别与电容C90的一端、电容C98的一端、电阻R375的一端以及共模滤波电路连接，电容C90的另一端与电容C98的另一端连接并接地；电阻R375的另一端连接-15V电源。

如图3所示，所述共模滤波电路包括共模芯片L8、电容C94以及电容C95；所述第一隔直滤波电路包括电容C83；所述第二隔直滤波电路包括电容C82；

所述共模芯片L8的第1引脚与电感L2的另一端连接，所述共模芯片L8的第3引脚与电感L1的另一端连接，所述共模芯片L8的第2引脚分别与电容C94的一端以及电容C83的一端连接，所述共模芯片L8的第4引脚分别与电容C95的一端以及电容C82的一端连接，电容C94的另一端与电容C95的另一端连接并接地，电容C83的另一端和电容C82的另一端均与差模滤波电路连接。

如图3所示，所述差模滤波电路包括电阻R160、电阻R159以及电容C77；所述电压钳位电路包括二极管V34和二极管V33；

所述电阻R160的一端与电容C83的另一端连接，所述电阻R159的一端与电容C82的另一端连接，电阻R160的另一端分别与电容C77的一端以及电压钳位电路连接，电阻R159的另一端分别与电容C77的另一端以及电压钳位电路连接；

所述二极管V34的负极分别与电阻R160的另一端、二极管V33的正极以及加法电路连接，所述二极管V34的正极分别与电阻R159的另一端、二极管V33的负极以及加法电路连接。

如图4所示，所述加法电路包括运放芯片N44、电阻R154、电阻R146、电阻R147以及电阻R337；

所述电阻R147的一端与二极管V34的负极连接，电阻R147的另一端分别与运放芯片N44的负相输入端以及电阻R337的一端连接，电阻R146的一端与二极管V34的正极连接，电阻R146的另一端分别与电阻R154的一端以及运放芯片N44的正相输入端连接，电阻R154的另一端连接基准电压电路，电阻R337的另一端与运放芯片N44的输出端连接，所述运放芯片N44的负电源端接-15V直流电压；所述运放芯片N44的正电源端接+15V直流电压；-15直流电压连接电容C554的一端，-15V直流电压连接电容C568的一端，电容C554的另一端与电容C568的另一端连接并接地；所述运放芯片N44的输出端与同相迟滞比较电路连接。

如图4所示，所述同相迟滞比较电路包括运放芯片N36、电阻R137、电阻R111、电阻R139、电阻R324以及电容C546；所述基准电压电路包括基准电压芯片N3；

所述运放芯片N36的正相输入端分别与电阻R137的一端以及电阻R111的一端连接，电阻R137的另一端与所述运放芯片N44的输出端连接，所述运放芯片N36的负相输入端分别与电阻R324的一端以及电容C546的一端连接，电阻R324的另一端以及电容C546的另一端均与基准电压电路连接，所述运放芯片N36的正电源端连接+15V直流电压，+15V直流电压与接地电容C541连接，所述运放芯片N36的负电源端接地，所述运放芯片N36的输出端分别与电阻R111的另一端、电阻R139的一端以及施密特输出光耦电路连接；

所述基准电压芯片N3的VIN引脚与接地电容C328连接，所述基准电压芯片N3的TEMP引脚与电容C327的一端连接，电容C327的另一端与所述基准电压芯片N3的GND引脚连接，所述基准电压芯片N3的NC引脚与电阻R231的一端连接，所述基准电压芯片N3的VOUT引脚分别与电阻R230的一端、电阻R154的另一端、电容C546的另一端以及电阻R324的另一端连接，所述基准电压芯片N3的TRIM引脚与电阻R229的一端连接，电阻R229的另一端分别与电阻R230的另一端以及接地电阻R228的一端连接。

如图4所示，所述施密特输出光耦电路包括光耦芯片D7以及电阻R93；

所述光耦芯片D7的正电源输入端连接+3.3V直流电压，+3.3V直流电压连接接地电容C528，所述光耦芯片D7的负输入端接地，所述光耦芯片D7的输出端与电阻R93的一端连接，电阻R93的另一端连接FPGA的IO输入端，所述光耦芯片D7的输入端与所述运放芯片N36的输出端连接。

S2、在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成无人机涡轮发动机转速的采集，其实现方法如下：

S201、在FPGA中，利用边沿计数滤波器滤除方波信号中上升沿及下升沿的干扰波形；

S202、利用采集周期计数器以采样周期Ts，循环固定产生start_en脉冲信号和stop_en脉冲信号，其中，所述start_en脉冲信号与stop_en脉冲信号间隔采样周期为Ts；

S203、基于产生的start_en脉冲信号、stop_en脉冲信号以及门阀控制器输入的valid脉冲信号，利用频率采集计数器在采样周期Ts内计数被采样方波信号的周期以及计数基准频率信号周期，其实现方法如下：

A1、判断频率采集计数器在边沿计数滤波器输入的方波信号的上升沿是否检测到有效start_en脉冲信号，且同时是否检测到有效的门阀控制器输入的valid脉冲信号，若是，则通过频率采集计数器使能内部频率采集计数器功能，且使能内部超时计数器功能，同时清零内部超时计数器，并进入步骤A2，否则，持续步骤A1；

A2、基于频率采集计数器的内部频率采集计数器功能使能，在采样基准频率信号上升沿，计数基准频率信号的周期个数N2；

A3、基于频率采集计数器的内部频率采集计数器功能使能，在边沿计数滤波器输入的方波信号上升沿，判断检测门阀控制器输入的脉冲使能信号valid脉冲信号是否有效，若有效，则计数输入的方波信号周期个数N1，同时清零valid_clr脉冲信号有效，若无效，则保持输入的方波信号周期个数N1不变，同时清零valid_clr脉冲信号无效，频率采集计数器的内部超时计数器在边沿计数滤波器输入的方波信号的上升沿连续清零内部超时计数器，并在非方波信号上升沿时间，利用内部超时计数器进行计时操作，若内部超时计数器计时超过Ts/2后，置内部超时计数器超时标志，且设置周期个数N1为0值，设置周期个数N2为无穷大数值，同时内部超时计数器再次进入等待使能状态，并使能flag_end脉冲信号，其中，Ts表示采样周期；

A4、在内部超时计数器未超时情况下，由频率采集计数器在边沿计数滤波器输入的方波信号的上升沿检测有效的stop_en脉冲信号，同时检测门阀控制器输入的valid脉冲信号有效，并由频率采集计数器关闭内部频率采集计数器功能，停止N1、N2的计数操作，并使能flag_end脉冲信号；

S204、利用转速频率解算器，根据采样得到的方波信号的周期个数以及基准频率信号周期个数，计算得到方波信号的频率，并通过转速频率解算器使能computer_end脉冲信号有效；

所述方波信号的频率的表达式如下：

Fq = (N1/N2)*Fc

其中，Fq表示方波信号的频率，N1表示方波信号周期个数，N2表示基准频率信号的周期个数，Fc表示基准频率；

S205、利用权值滤波器检测computer_end脉冲信号的有效性，并根据方波信号的频率计算得到经权值滤波后的输入方波频率，完成对方波信号频率采集。

所述经权值滤波后的输入方波频率的表达式如下：

Fq_finsh = Fq_previous * 0.3 + Fq * 0.7

其中，Fq_finsh表示经权值滤波后的输入方波频率，Fq_previous表示上一个方波频率计算值，Fq表示方波信号的频率。

本实施例中，本发明提供一种涡轮转速信号调理电路，如图2所示，涡轮转速信号调理电路包括第一LC滤波电路、第二LC滤波电路、正电压偏置电路、负电压偏置电路、基准电压电路、共模滤波电路、第一隔直滤波电路、第二隔直滤波电路、差模滤波电路、电压钳位电路、加法电路、同相迟滞比较电路、施密特触发器。其中ATS_Ng_Sin_L+为发动机转速差分正弦信号的正相输入端，ATS_Ng_Sin_L-为发动机转速差分正弦信号的负相输入端。ATS_Ng_Sin_L+信号连接第一LC滤波电路的输入端，ATS_Ng_Sin_L-信号连接第二LC滤波电路的输入端，其中，两路LC滤波电路具有相同的电路构造，两路LC滤波电路均为低通滤波电路。

本实施例中，第一LC滤波电路滤除差分信号正端的4.3Khz以上高频干扰噪声信号；第一LC滤波电路输出连接共模滤波电路的一端输入，共模滤波电路的一端输出连接第一隔直滤波电路；第一LC滤波电路的输出连接正电压偏置电路；共模滤波电路作用滤除线路上非对称噪声干扰或者线路对地噪声干扰。正电压偏置电路作用在ATS_Ng_Sin_L+信号悬空时，确保后级运算放大器构成的加法电路、同相迟滞比较电路的输入端有稳定的电平输入，防止引入干扰噪声信号。

本实施例中，第二LC滤波电路滤除差分信号负端的4.3Khz以上高频干扰噪声信号，第二LC滤波电路的输出连接共模滤波电路的另一端输入，共模滤波器另一端输出连接第二隔直滤波电路，第二LC滤波电路的输出连接负电压偏置电路；共模滤波器作用滤除线路上非对称噪声或者线路对地噪声。负电压偏置电路作用在ATS_Ng_Sin_L-信号悬空时，确保后级运算放大器构成的加法电路、同相迟滞比较电路的输入端有稳定的电平输入，防止引入干扰噪声信号。

本实施例中，第一隔直滤波电路输出连接差模滤波电路一端，第二隔直滤波电路连接差模滤波电路另一端，第一隔直滤波电路输出连接电压钳位电路一端，第二隔直滤波电路输出连接电压钳位电路另一端；第一隔直滤波电路的输出连接加法电路的负输入端，第二隔直滤波电路的输出连接加法电路的正输入端；基准电压电路产生的+2.5V(REF_2.5V_A)基准直流电平连接加法电路正输入端。

本实施例中，第一隔直滤波电路，用于滤除发动机转速差分正弦信号中正端的直流分量，使信号端成为沿X轴对称的信号；差模滤波电路，由差模滤波电容组成，用于滤除差分正弦信号中的差模噪声干扰信号；电压钳位电路由2个二极管组成，用于当差分正弦信号差分电压差大于+10V时，将差分电压差钳位在+10V，防止压差过大，损坏后级硬件电路。加法电路主要实现3 *（ATS_Ng_Sin_L- - ATS_Ng_Sin_L-） + REF_2.5V算数操作，即将正弦差分信号负端与正弦差分信号正端相减的结果扩大3倍，将扩大3倍后的结果与基准电压+2.5V相加，进行+2.5V直流电压偏置。

本实施例中，加法电路的输出连接同相迟滞比较电路的正输入端；同相迟滞比较电路负输入端连接基准电压电路；同相迟滞比较电路的输出端连接施密特触发器的输入端；施密特触发器输出调理之后的方波信号。具体电路图如图3、图4和图5所示。

本实施例中，同相迟滞比较电路作用当同相迟滞比较电路的正端输入电压大于VT+电平时，同相迟滞比较器输出高电平；当同相迟滞比较器电路正端输入电压小于VT-电平时，同相迟滞比较器输出低电平；当同相迟滞比较器正端输入电压在VT-电平与VT+电平之间时，同相迟滞比较器输出电平保持前时刻电平不变，本发明中VT+电平取2.91V，VT-电平取2.35V。施密特触发器作用用于输入方波整形、强抗干扰功能，同时将调理后输入FPGA的方波与施密特触发器输入方波进行物理隔离，防止前端信号调理电路故障而损毁FPGA器件。

本实施例中，如图3所示，LC滤波电路包括第一LC滤波电路和第二LC滤波电路，第一LC滤波电路包括电感L2、电容C99 和电容C91，电感L2的一端连接ATS_Ng_Sin_L+信号，电感L2的另一端连接电容C99的一端和电容C91的一端，电容C99的另一端和电容C91的另一端连接至CGND。第二LC滤波电路包括电感L1、电容C90和电容C98，电感L1的一端连接ATS_Ng_Sin_L-信号，电感L1的另一端连接电容C90的一端和电容C98的一端，电容C90的另一端和电容C98的另一端连接至CGND。本发明采用LC滤波取代传统的RC滤波，RC滤波电路由于电阻的存在一定会存在损耗，而LC滤波器在理论上可以做的无损滤波的，现实中LC滤波会存在损耗，不过损耗较小。而且RC滤波对器件精度要求敏感，在低频时，由于时间常数大可能影响相对较小，但是，信号频率高时轻微的偏差就会导致很大的误差，而且，RC滤波电路在信号频率高时具有较大的寄生参数会导致特性变坏。由于航空发动机工作时温差较大，将导致器件参数发生较大变化，因此，LC滤波电路在此应用的优势要高于RC滤波电路。

本实施例中，如图3所示，隔直滤波电路包括：第一隔直滤波电路和第二隔直滤波电路，第一隔直滤波电路包括电容C83，共模芯片L8的一端输出端连接C83电容一端；第二隔直滤波电路包括电容C82，共模芯片L8的另一端输出端连接C82电容一端；第一隔直滤波电路和第二隔直滤波电利用电容“隔直通交”的特性，滤除信号中的直流分量，使ATS_Ng_Sin_L+、ATS_Ng_Sin_L-成为沿X轴对称的信号。

本实施例中，如图3所示，差模滤波电路包括电阻R160、电阻R159和电容C77，其中，电容C83的另一端连接电阻R160的一端；电容C82的另一端连接电阻R159一端，电阻R160的另一端连接电容C77的一端，电阻R159的另一端连接电容C77的另一端。差模滤波电路主要滤除发动机转速信号中的差模噪声干扰信号。

本实施例中，如图4所示，加法电路包括电阻R154、电阻R146、电阻R147、电阻R337以及运放芯片N44，其中，运放芯片N44的正电源端接+15V直流电压，运放芯片N44的负电源端接-15V直流电压；电阻R154的一端连接基准电压电路提供的+2.5V(REF_2.5V_A)直流电压，电阻R154的另一端连接运放芯片N44的正输入端，电阻R146的一端连接至电阻R154的另一端，电阻R146的另一端连接至运放芯片N44的正输入端；电阻R147的一端连接电阻R160的另一端，电阻R147的另一端连接至运放芯片N44的负输入端；电阻R337的一端连接运放芯片N44的负输入端，电阻R337的另一端连接运放芯片N44的输出端。

本实施例中，如图4所示，同相迟滞比较电路包括电阻R137、电阻R111、电阻R139、电阻R324、电容C546和运放芯片N36，其中，电阻R137的一端连接运放芯片N44的输出端，电阻R137的另一端连接运放芯片N36的正输入端；电阻R111的一端连接运放芯片N36的正输入端，电阻R111的另一端连接运放芯片N36的输出端；电阻R139的一端连接+3.3V的直流电源，电阻R139的另一端连接运放芯片N36的输出端；运放芯片N36的正电源输入端连接+15V直流电压，运放芯片N36的负电源输入端连接AGND；基准电压电路有+2.5V的基准电压电路包括电阻R324和电容C546，其中，基准电压电路产生的+2.5V(REF_2.5V_A)的基准电压通过电阻R324和电容C546连接运放芯片N36的负输入端。

本实施例中，同相迟滞比较电路与基准电源电路共同组成电压迟滞比较器实现如下功能：本调理电路中通过加法电路将差分的转速信号转换成单端信号并将单端信号放大3倍之后上移基准电压+2.5V，然后将处理之后的信号输入同相迟滞比较器进行比较，小于+2.35V时，输出低电平，大于+2.91V时输出高电平，在+2.35V与+2.91V之间时，保持输出电平不变，从而产生出方波信号。此设计避免与AGND进行过零比较，输出方波信号，在航空发动机工作过程中，各种机载电子产品同时工作，机上环境复杂，电磁干扰强，AGND波动大，传统的用AGND进行比较产生的方波信号品质差，频率抖动大，严重影响发动机转速采集。

本实施例中，如图4所示，施密特触输出光耦电路包括光耦芯片D7和电阻R93，光耦芯片D7的正电源输入端连接由LDO产生的+3.3V直流电压，光耦芯片D7的负输入端连接数字地(DGND)。光耦芯片D7的输出端连接电阻R93的一端，电阻R93的另一端连接FPGA的IO输入端，电阻R93可以有效的减少方波信号在边沿处的过冲效应，提高方波信号的质量。

本实施例中，本发明涡轮转速信号调理区别于常用的信号调理之处在于本发明采用了LC低通滤波器、共模电感构成的共模滤波器、采用基准电源进行电压偏置的加法电路、同相迟滞比较器，使电路的抗外界干扰性能更好，而且在整个有效频率输入范围都能保证输出方波信号的占空比满足50±5%，方便FPGA内部对方波信号进行边沿计数器滤波，增强滤波效果，提高FPGA内部对转速信号频率采集的精度。

本实施例中，经过涡轮转速信号调理电路输出的方波进行进入处理器进行方波频率的采集，本发明采用FPGA作为采集处理器，较传统方案中的单片机、DSP来讲，FPGA可以工作在更高的时钟频率下，且支持并行任务处理。传统的频率采集方法有测周期方法和测频率方法。测频法在一定的时间间隔t内，计数转速信号的脉冲数为N，则转速信号频率fx =N/t，其误差来自于N的整数量化造成的±1误差，最大相对误差Emax = (1/N) * 100%。测周期法在被测转速信号的一个周期内，计数基准采样频率(Fc)脉冲数m0，则转速信号频率fx= Fc/m0，其误差来自于计数脉冲的整数量化造成的±1误差，最大相对误差Emax = (1/m0)* 100%，测频法和测周期法在整个转速测量范围内均不能获得较高的精度。本发明提出一种改进型的频率测量法，使频率的测量在被测频率信号在低频或者高频时均能获得较高的精度。

本实施例中，本设计测频法的实现过程如图7所示：在T0时刻启动频率计数使能，等待被测频率信号方波上升沿，在被测频率信号的上升沿(T2)启动计数器，分别计数被测频率信号的周期个数N1，计数采样基准频率信号的周期个数N2；经历采样周期Ts时间后，在T1时刻结束频率计数使能有效，等待被测频率信号上升沿，在被测频率信号上升沿(T3)结束频率计数，根据公式(N1/N2)*Fc可计算出转速方波信号的频率值。本发明提出的频率采集方法可以通过增大采样周期Ts时间或者提高采样基准频率fc的方法提高频率的采样精度，但鉴于航空发动机转速对实时性要求高，因此本发明在满足实时性要求的前提下，采用提高采样基准频率fc的方法提高频率采集精度。本发明中采样基准频率Fc为150MHz。

本实施例中，FPGA内部频率采集的流程框图如图6所示，经过涡轮转速信号调理电路之后方波信号进入FPGA内部，首先要使用边沿计数滤波器方式滤除上升沿及下降沿附近处的干扰波形。

本实施例中，边沿计数滤波器功能及实现方式：

1、设置边沿计数滤波器滤波时间窗口T，本发明中T的大小取方波信号最小周期的1/2；

2、FPGA检测到方波信号的上升沿(下将沿)后，FPGA进入上升沿(下将沿)检测状态并启动边沿计数器；

3、在滤波时间窗口T内，如果FPGA没有检测到方波信号有下降沿(上升沿)变化，FPGA输出高电平(低电平)；

4、如果FPGA在滤波时间窗口T内检测到方波信号有下将沿(上升沿)变换，FPGA进入下将沿(上升沿)检测状态，并清零边沿计数器值；

5、在滤波时间窗口T内，如果FPGA没有检测到方波信号有上降沿(下将沿)变化，FPGA向后级处理模块输出低电平(高电平)；

6、如果FPGA检测到方波信号的上升沿(下将沿)后进入步骤1继续执行。

本实施例中，采集周期计数器功能是以采样周期Ts为周期，循环固定的产生及实现start_en脉冲信号和stop_en脉冲信号，以控制频率采集计数器启动频率采集或者停止频率采集功能，实现方式如下：

1、采集周期计数器使能start_en脉冲信号有效；

2、经过采样周期Ts时间之后，采集周期计数器使能stop_en脉冲信号有效；

3、返回步骤1继续执行。

本实施例中，采集周期计数器使能start_en脉冲信号有效；经过采样周期Ts时间之后，采集周期计数器使能stop_en脉冲信号有效；然后采集周期计数器继续使能start_en脉冲信号有效，以Ts为周期，自动周期性的产生start_en脉冲有效信号和stop_en脉冲有效信号，控制频率采集计数器开始进行频率采集、结束频率采集。

本实施例中，门阀控制器的功能实现滤除由边沿计数滤波无法滤除的脉冲宽度较大的干扰噪声。门阀控制器实现过程：

1、设置门阀控制器使能时间间隔Tu，Tu大小等于方波频率信号最小周期；

2、门阀控制器使能信号valid脉冲信号有效；并检测valid_clr脉冲信号有效性；

3、如果输入valid_clr脉冲信号有效，则内部计数器清零；如果valid_clr脉冲信号无效，则内部计时计数器执行计时操作；

4、当门阀控制器内部计时计数器的计数时间超Tu，使能valid脉冲信号为有效，并返回步骤1继续执行。

本实施例中，门阀控制器使能信号valid脉冲信号有效，并检测valid_clr脉冲信号有效性，如果valid_clr脉冲信号有效，则内部计数器清零；如果valid_clr脉冲信号无效，则内部计数器执行计数操作；当门阀控制器内部计数器的计数时间超过被采样方波信号的最小周期时，使能valid脉冲信号为有效。

本实施例中，频率采集计数器功能是在采样周期Ts内完成被采样方波信号的周期计数与基准采样频率信号周期的计数；实现方式如下：

1、频率采集计数器在边沿计数器滤波器输入的方波信号的上升沿检测到start_en脉冲信号有效，同时检测到门阀控制器输入信号valid脉冲信号有效，则频率采集计数器使能内部频率采集计数器功能，并且使能内部超时计数器功能，同时内部超时计数器清零；否则，频率采集计数器一直方波信号的上升沿检测start_en脉冲信号和valid脉冲信号的有效性；

2、频率采集计数器的内部频率采集计数器功能使能后，在采样基准频率信号上升沿计数基准频率信号的周期个数N2；在边沿计数器滤波器输入的方波信号的上升沿检测门阀控制器输入的valid脉冲信号的有效性，如果，valid脉冲信号有效则计数输入的方波信号的周期个数N1，同时valid_clr清零脉冲信号有效；如果，valid脉冲信号无效则方波信号的周期个数N1保持不变，valid_clr清零脉冲信号无效。

3、频率采集计数器的内部超时计数器在边沿计数器滤波器输入的方波信号的上升沿清零，如果超时计数器计时超过Ts/2（Ts采样周期）后，内部超时计数器置位超时标志，且周期计数值N1设置为0值，周期计数值N2设置为一个无穷大数值；同时频率采集计数器的内部超时计数器再次进入等待使能状态，并使能flag_end脉冲信号；

4、在内部超时计数器未超时情况下，频率采集计数器在边沿计数器滤波器输入的方波信号的上升沿检测到stop_en脉冲信号有效，同时检测到门阀控制器输入信号valid脉冲信号有效；频率采集计数器关闭内部频率采集计数器功能，并使能flag_end脉冲信号；

5、返回步骤1继续执行。

本实施例中，转速频率解算器功能是根据接收到的N1周期计数值、N2周期计数值以及采样基准频率Fc计算出方波信号的频率，实现方式如下：

1、转速频率解算器检测flag_end脉冲信号的有效性，在lag_end脉冲信号的有效情况下，读取输入的N1周期计数值，N2周期计数值；

2、根据公式Fq = (N1/N2)*Fc计算出被采方波信号的频率值，公式中，Fq表示被采方波信号频率，N1表示方波信号周期个数，N2表示基准频率信号的周期个数，Fc表示基准频率。

3、使能computer_end脉冲信号有效，输出Fq的计算结果，返回1步骤继续执行。

本实施例中，权值滤波功能是滤除偶发性的信号干扰，实现方式如下：

1、权值滤波器检测computer_end脉冲信号的有效性；

2、如果computer_end脉冲信号有效，权值滤波器读取Fq频率值，权值滤波器根据公式Fq_finsh = Fq_previous * 0.3 + Fq * 0.7计算出经过权值滤波后的输入方波的频率Fq_finsh，公式中，Fq_previous表示上一个方波频率计算值，Fq_finsh表示经权值滤波后的输入方波频率，Fq表示方波信号的频率。然后权值滤波器将本次计算结果Fq_finsh更新至Fq_previous供下次计算使用，并将本次最终计算结果Fq_finsh作为转速频率值输出；

3、如果computer_end脉冲信号无效，返回步骤1继续执行。

本发明的有益效果如下：

本发明涡轮转速信号调理电路中采用LC滤波替代RC滤波，能更加有效的滤除高转速下的干扰信号，获得更好的滤波效果，以适应高转速的发动机；

本发明涡轮转速信号调理电路中使用隔直电容滤除差分转速信号的直流量的同时采用了差分运算电路，将差分转速信号进行放大与高精度直流电压偏置，使后面的比较电路能够与稳定的直流电压比较而获得方波信号，避免了与AGND的比较，进而避免了将AGND的噪声干扰引入方波；

本发明涡轮转速信号调理电路中使用施密特输出光耦替代传统的光耦输出，因此，方波信号输出端它不仅具备了施密特触发器的一系列功能，如脉冲波整形、强抗干扰的特性等，同时，又具备了光耦的特性，具有卓越的隔离能力；

本发明中涡轮转速信号调理电路完全根据国产化器件特性设计，具备完全自主可控的优势；

本发明中发动机转速信号频率采集使用测频法与测周期方法相结合的方式完成，在满足要求的采样周期内，即能保证高频采样精度，同时也能满足低频的采样精度。

本发明中发动机转速信号频率数字滤波采用边沿计数滤波、权值滤波、门阀控制器控制采样相结合的方法实现，操作过程简单可靠，滤波时间开销低，滤波算法占用逻辑资源小，即满足转速实时性要求，又能满足较高的精度；

本实施例中，本发明提供一种涡轮转速信号调理电路实现将涡轮发动机转速差分正弦信号调节成方波信号，经调理后的方波信号占空比50±5%，高电平3.3V，低电平0V。该涡轮转速信号调理电路适用的涡轮发动机转速特性：涡轮发动机转速：0~83000r/min，差分正弦信号频率范围：0~4000Hz，差分正弦信号电压范围0~15V；同时，本发明提供一种基于边沿计数滤波、加权滤波、门阀控制器相结合的新型滤波方波，从而实现在有限的时间内，滤除干扰信号，从而获得所需精度的转速信号，以解决中值滤波、均值滤波、限幅滤波等复杂滤波算法造成发动机转速采集结果滞后，实时性不高问题。

实施例2

如图8所示，本发明提供了一种基于FPGA的无人机涡轮发动机转速采集系统，包括：

涡轮转速信号调理模块，用于利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；如：利用涡轮转速信号调理电路将0~83000r/min无人机涡轮转速输出的电压范围0~15V、频率0~4000Hz的差分正弦信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

采集模块，用于在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成航空无人机涡轮转速的采集。

如图8所示实施例提供的基于FPGA的航空无人机涡轮转速采集系统可以执行上述系统实施例基于FPGA的航空无人机涡轮转速采集方法所示的技术方案，其实现原理与有益效果类似，此处不再赘述。

本领域的技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (13)

1.一种基于FPGA的无人机涡轮发动机转速采集方法，其特征在于，包括以下步骤：

S1、利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

S2、在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成无人机涡轮发动机转速的采集。

2.根据权利要求1所述的基于FPGA的无人机涡轮发动机转速采集方法，其特征在于，所述步骤S2包括以下步骤：

S201、在FPGA中，利用边沿计数滤波器滤除方波信号中上升沿及下升沿的干扰波形；

S202、利用采集周期计数器以采样周期Ts，循环固定产生start_en脉冲信号和stop_en脉冲信号，其中，所述start_en脉冲信号与stop_en脉冲信号间隔采样周期为Ts；

S203、基于产生的start_en脉冲信号、stop_en脉冲信号以及门阀控制器输入的valid脉冲信号，利用频率采集计数器在采样周期Ts内计数被采样方波信号的周期以及计数基准频率信号周期；

S204、利用转速频率解算器，根据采样得到的方波信号的周期个数以及基准频率信号周期个数，计算得到方波信号的频率，并通过转速频率解算器使能computer_end脉冲信号有效；

S205、利用权值滤波器检测computer_end脉冲信号的有效性，并根据方波信号的频率计算得到经权值滤波后的输入方波频率，完成对方波信号频率采集。

3.根据权利要求2所述的基于FPGA的无人机涡轮发动机转速采集方法，其特征在于，所述步骤S203包括以下步骤：

A1、判断频率采集计数器在边沿计数滤波器输入的方波信号的上升沿是否检测到有效start_en脉冲信号，且同时是否检测到有效的门阀控制器输入的valid脉冲信号，若是，则通过频率采集计数器使能内部频率采集计数器功能，且使能内部超时计数器功能，同时清零内部超时计数器，并进入步骤A2，否则，持续步骤A1；

A2、基于频率采集计数器的内部频率采集计数器功能使能，在采样基准频率信号上升沿，计数基准频率信号的周期个数N2；

A3、基于频率采集计数器的内部频率采集计数器功能使能，在边沿计数滤波器输入的方波信号上升沿，判断检测门阀控制器输入的脉冲使能信号valid脉冲信号是否有效，若有效，则计数输入的方波信号周期个数N1，同时清零valid_clr脉冲信号有效，若无效，则保持输入的方波信号周期个数N1不变，同时清零valid_clr脉冲信号无效，频率采集计数器的内部超时计数器在边沿计数滤波器输入的方波信号的上升沿连续清零内部超时计数器，并在非方波信号上升沿时间，利用内部超时计数器进行计时操作，若内部超时计数器计时超过Ts/2后，置内部超时计数器超时标志，且设置周期个数N1为0值，设置周期个数N2为无穷大数值，同时内部超时计数器再次进入等待使能状态，并使能flag_end脉冲信号，其中，Ts表示采样周期；

A4、在内部超时计数器未超时情况下，由频率采集计数器在边沿计数滤波器输入的方波信号的上升沿检测有效的stop_en脉冲信号，同时检测门阀控制器输入的valid脉冲信号有效，并由频率采集计数器关闭内部频率采集计数器功能，停止N1、N2的计数操作，并使能flag_end脉冲信号。

4.根据权利要求3所述的基于FPGA的无人机涡轮发动机转速采集方法，其特征在于，所述方波信号的频率的表达式如下：

Fq = (N1/N2)*Fc

其中，Fq表示方波信号的频率，N1表示方波信号周期个数，N2表示基准频率信号的周期个数，Fc表示基准频率。

5.根据权利要求4所述的基于FPGA的无人机涡轮发动机转速采集方法，其特征在于，所述经权值滤波后的输入方波频率的表达式如下：

Fq_finsh = Fq_previous * 0.3 + Fq * 0.7

其中，Fq_finsh表示经权值滤波后的输入方波频率，Fq_previous表示上一个方波频率计算值，Fq表示方波信号的频率。

6.一种基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，包括：

涡轮转速信号调理模块，用于利用涡轮转速信号调理电路将无人机涡轮发动机输出的差分正弦转速信号调理为占空比50±5%方波信号，并将方波信号输入至FPGA；

采集模块，用于在FPGA中，利用测周期法和测频法相结合的方式对方波信号频率进行采集，完成无人机涡轮发动机转速的采集。

7.根据权利要求6所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述涡轮转速信号调理电路包括第一LC滤波电路、第二LC滤波电路、分别与所述第一LC滤波电路连接的正电压偏置电路和共模滤波电路、与所述第二LC滤波电路连接的负电压偏置电路、分别与所述共模滤波电路连接的第一隔直滤波电路和第二隔直滤波电路、分别与所述第一隔直滤波电路和第二隔直滤波电路连接的差模滤波电路、电压钳位电路以及加法电路、与所述加法电路连接的同相迟滞比较电路以及分别与所述同相迟滞比较电路连接施密特输出光耦电路和基准电压电路；所述基准电压电路与所述加法电路连接，所述施密特输出光耦电路与FPGA连接；所述共模滤波电路与所述第二LC滤波电路连接；所述第一LC滤波电路与ATS_Ng_Sin_L+连接；所述第二LC滤波电路与ATS_Ng_Sin_L-连接；其中，ATS_Ng_Sin_L为发动机转速差分正弦信号的正相输入端，ATS_Ng_Sin_L-为发动机转速差分正弦信号的负相输入端；

所述第一LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号正端的4.3KHz以上的高频干扰噪声信号；

所述第二LC滤波电路，由LC组成无源低通滤波器，用于滤除差分正弦信号负端的4.3KHz以上的高频干扰噪声信号；

所述正电压偏置电路，用于在ATS_Ng_Sin_L+信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述共模滤波电路，用于滤除线路上非对称噪声干扰或线路对地的噪声干扰；

所述负电压偏置电路，用于在ATS_Ng_Sin_L-信号悬空时，保持电平的稳定输入，防止引入干扰噪声信号；

所述第一隔直滤波电路，用于滤除发动机转速差分正弦信号中正端的直流分量，使ATS_Ng_Sin_L+信号端成为沿X轴对称的信号；

所述第二隔直滤波电路，用于滤除发动机转速差分正弦信号中负端的直流分量，使ATS_Ng_Sin_L-信号端成为沿X轴对称的信号；

所述差模滤波电路，由差模滤波电容组成，用于滤除差分正弦信号中的差模噪声干扰信号；

所述电压钳位电路，由2个二极管组成，用于当差分正弦信号中差分电压差大于+10V时，将差分电压差钳位在+10V；

所述加法电路，用于将差分正弦信号负端与差分正弦信号正端相减的结果扩大至3倍，并将扩大3倍的差分正弦信号与基准电压+2.5V相加，进行+2.5V直流电压偏置；

所述同相迟滞比较电路，用于当同相迟滞比较电路的正端输入电压大于VT+电平时，同相迟滞比较器输出高电平；当同相迟滞比较器电路正端输入电压小于VT-电平时，同相迟滞比较器输出低电平；当同相迟滞比较器正端输入电压在VT-电平与VT+电平之间时，同相迟滞比较器输出电平保持当前时刻电平不变，其中，VT+电平取+2.91V，VT-电平取+2.35V；

所述基准电压电路，由基准电源芯片构成，用于产生+2.5V直流电平；

所述施密特输出光耦电路，由施密特触发器输出光耦组成，用于对输入的方波信号进行整形和抗干扰处理，同时将处理后输入FPGA的方波信号与施密特触发器输入的方波信号进行物理隔离。

8.根据权利要求7所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述第一LC滤波电路包括电感L2、电容C99以及电容C91；所述正电压偏置电路包括电阻R169；所述第二LC滤波电路包括电感L1、电容C90以及电容C98，所述负电压偏置电路包括电阻R375；

所述电感L2的一端与ATS_Ng_Sin_L+连接，所述电感L2的另一端分别与电容C99的一端、电容C91的一端、电阻R169的一端以及共模滤波电路连接，电容C99的另一端与电容C91的另一端连接并接地；电阻R169的另一端连接+15V电源；

所述电感L1的一端与ATS_Ng_Sin_L-连接，所述电感L1的另一端分别与电容C90的一端、电容C98的一端、电阻R375的一端以及共模滤波电路连接，电容C90的另一端与电容C98的另一端连接并接地；电阻R375的另一端连接-15V电源。

9.根据权利要求8所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述共模滤波电路包括共模芯片L8、电容C94以及电容C95；所述第一隔直滤波电路包括电容C83；所述第二隔直滤波电路包括电容C82；

所述共模芯片L8的第1引脚与电感L2的另一端连接，所述共模芯片L8的第3引脚与电感L1的另一端连接，所述共模芯片L8的第2引脚分别与电容C94的一端以及电容C83的一端连接，所述共模芯片L8的第4引脚分别与电容C95的一端以及电容C82的一端连接，电容C94的另一端与电容C95的另一端连接并接地，电容C83的另一端和电容C82的另一端均与差模滤波电路连接。

10.根据权利要求9所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述差模滤波电路包括电阻R160、电阻R159以及电容C77；所述电压钳位电路包括二极管V34和二极管V33；

所述电阻R160的一端与电容C83的另一端连接，所述电阻R159的一端与电容C82的另一端连接，电阻R160的另一端分别与电容C77的一端以及电压钳位电路连接，电阻R159的另一端分别与电容C77的另一端以及电压钳位电路连接；

所述二极管V34的负极分别与电阻R160的另一端、二极管V33的正极以及加法电路连接，所述二极管V34的正极分别与电阻R159的另一端、二极管V33的负极以及加法电路连接。

11.根据权利要求10所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述加法电路包括运放芯片N44、电阻R154、电阻R146、电阻R147以及电阻R337；

所述电阻R147的一端与二极管V34的负极连接，电阻R147的另一端分别与运放芯片N44的负相输入端以及电阻R337的一端连接，电阻R146的一端与二极管V34的正极连接，电阻R146的另一端分别与电阻R154的一端以及运放芯片N44的正相输入端连接，电阻R154的另一端连接基准电压电路，电阻R337的另一端与运放芯片N44的输出端连接，所述运放芯片N44的负电源端接-15V直流电压；所述运放芯片N44的正电源端接+15V直流电压；-15直流电压连接电容C554的一端，-15V直流电压连接电容C568的一端，电容C554的另一端与电容C568的另一端连接并接地；所述运放芯片N44的输出端与同相迟滞比较电路连接。

12.根据权利要求11所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述同相迟滞比较电路包括运放芯片N36、电阻R137、电阻R111、电阻R139、电阻R324以及电容C546；所述基准电压电路包括基准电压芯片N3；

所述运放芯片N36的正相输入端分别与电阻R137的一端以及电阻R111的一端连接，电阻R137的另一端与所述运放芯片N44的输出端连接，所述运放芯片N36的负相输入端分别与电阻R324的一端以及电容C546的一端连接，电阻R324的另一端以及电容C546的另一端均与基准电压电路连接，所述运放芯片N36的正电源端连接+15V直流电压，+15V直流电压与接地电容C541连接，所述运放芯片N36的负电源端接地，所述运放芯片N36的输出端分别与电阻R111的另一端、电阻R139的一端以及施密特输出光耦电路连接；

所述基准电压芯片N3的VIN引脚与接地电容C328连接，所述基准电压芯片N3的TEMP引脚与电容C327的一端连接，电容C327的另一端与所述基准电压芯片N3的GND引脚连接，所述基准电压芯片N3的NC引脚与电阻R231的一端连接，所述基准电压芯片N3的VOUT引脚分别与电阻R230的一端、电阻R154的另一端、电容C546的另一端以及电阻R324的另一端连接，所述基准电压芯片N3的TRIM引脚与电阻R229的一端连接，电阻R229的另一端分别与电阻R230的另一端以及接地电阻R228的一端连接。

13.根据权利要求12所述的基于FPGA的无人机涡轮发动机转速采集系统，其特征在于，所述施密特输出光耦电路包括光耦芯片D7以及电阻R93；

所述光耦芯片D7的正电源输入端连接+3.3V直流电压，+3.3V直流电压连接接地电容C528，所述光耦芯片D7的负输入端接地，所述光耦芯片D7的输出端与电阻R93的一端连接，电阻R93的另一端连接FPGA的IO输入端，所述光耦芯片D7的输入端与所述运放芯片N36的输出端连接。

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