CN114996194A - 并行总线中继方法、系统、装置、存储介质及电子设备 - Google Patents

并行总线中继方法、系统、装置、存储介质及电子设备 Download PDF

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Abstract

本公开提供了一种并行总线中继方法、系统、装置、存储介质及电子设备，涉及移动网络技术领域。该方法包括：将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号，将已调信号通过网络传输至接收端总线。本公开实施例利用并行信道编译码方法的超短时延特点，结合高阶调制解调方法，实现全程并行处理的超短时延和高速率传输。

Description

并行总线中继方法、系统、装置、存储介质及电子设备
技术领域
本公开涉及移动网络技术领域，尤其涉及一种并行总线中继方法、系统、装置、存储介质及电子设备。
背景技术
现有技术中工业计算机互联主要采用以下方式：局域网、超宽带无线局域网、总线导线。
局域网：通过计算机网卡将PCI-E(Peripheral Component Interconnect-Express，外部设备互联)高速串行比特或PCI(Peripheral Component Interconnect，高速外部设备互联)并行比特进行并/串变换，经过局域网发送给另一台计算机网卡，再经过串/并变换为PCI数据。传输距离可长可短，但采用竞争接入局域网导致接入时延长且不稳定，经串/并和并/串变换处理时间长，采用局域网的共享传输带宽导致传输速率低。
超宽带无线局域网：通过计算机网卡将PCI-E高速串行比特或PCI并行比特进行并/串变换，经过超宽带无线局域网发送给另一台计算机网卡，再经过串/并变换为PCI数据。采用竞争接入导致接入时延长且不稳定，经串/并和并/串变换处理时间长，且无法兼顾传输速率和传输距离。
总线导线直连：通过计算机网卡将PCI-E高速串行比特或PCI并行比特进行并/串变换，然后通过带状线与另一计算机网卡直连。无额外设备因而传输时延短，且传输速率和数据总线等速，传输距离短。
上述三种技术无法兼顾传输速率、传输距离和传输时延的性能要求。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供一种并行总线中继方法、系统、装置、存储介质及电子设备，至少在一定程度上克服相关技术中传输效率低的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供了一种并行总线中继方法，包括：
将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；
对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段；
调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线。
在本公开的一个实施例中，还包括：
当所述第一待编码子段包括校验码信息时，对第二待编码子段进行校验码生成运算，得到带校验码的第二待编码子段。
在本公开的一个实施例中，所述通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段包括：
多个所述子段编码器分别对多个所述第二待编码子段进行并行极化码编码，分别生成多个极化码编码子段，其中，所述子段编码器为子段极化码编码器。
在本公开的一个实施例中，所述调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线包括：
对所述已调信号进行解调，输出多个待译码序列；
对多个所述待译码序列进行并行译码输出多个第一译码子段；
将所述多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。
在本公开的一个实施例中，所述对多个所述待译码序列进行并行译码输出多个第一译码子段包括：
多个子段译码器分别对多个所述待译码序列进行校验码辅助的连续删除列表SCL译码，分别得到多个所述第一译码子段，其中，所述子段译码器与所述子段编码器相对应。
在本公开的一个实施例中，所述将所述多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线包括：
将多个所述第一译码子段进行第二子段变换处理，得到多个第二译码子段，其中，所述第二子段变换处理与所述第一子段变换处理互为逆处理。
反向编排多个所述第二译码子段，生成目标信息比特。
在本公开的一个实施例中，传输媒介为无线信道或有线信道。
在本公开的一个实施例中，还包括：多个所述编码子段组成长度为N的编码码字，其中，N为2的整次幂。
在本公开的一个实施例中，所述子段编码器的数量为2的整次幂。
根据本公开的另一个方面，还提供了一种并行总线中继系统，包括：
编排及子段变换器，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
子段编码器，对所述第二待编码子段进行极化码编码，生成编码子段；
高阶调制器，调制所述编码子段生成已调信号。
在本公开的一个实施例中，还包括：
高阶解调器，对所述已调信号进行解调，输出待译码序列；
子段译码器，对所述待译码序列进行极化码译码输出第一译码子段；
子段变换及反向编排器，将所述第一译码子段进行第二子段变换及反向编排处理，生成目标信息比特，并传输至接收端总线。
根据本公开的另一个方面，还提供了一种并行总线中继装置，包括：
子段编排模块，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；
子段变换模块，对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
并行编码模块，通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段；
信号传输模块，调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线。
根据本公开的另一个方面，还提供了一种电子设备，包括：处理器；以及存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述任意一项所述并行总线中继方法。
根据本公开的另一个方面，还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任意一项所述的并行总线中继方法。
本公开的实施例所提供的并行总线中继方法、系统、装置、存储介质及电子设备，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号；对已调信号进行解调，输出多个待译码序列；对多个待译码序列进行并行译码输出多个第一译码子段；将多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。利用并行信道编译码方法的超短时延特点，结合高阶调制解调方法，实现全程并行处理的超短时延、高速率传输，传输速率和数据总线等速。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本公开实施例中一种并行总线中继方法流程图；
图2示出本公开实施例中一种已调信号并通过网络传输至接收端总线方法流程图；
图3示出本公开实施例中一种并行总线中继装置示意图；
图4示出本公开实施例中一种并行总线中继系统示意图；
图5示出本公开实施例中又一种并行总线中继系统示意图；
图6示出本公开实施例中再一种并行总线中继系统示意图；和
图7示出本公开实施例中一种电子设备的结构框图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
为了便于理解，下面首先对本公开涉及到的几个名词进行解释如下：
SC(successive–cancellation，连续消除算法)译码算法在译码时比特是连续按顺序译出，译码延时大，限制了系统的吞吐量。
SCL(Successive Cancellation List，连续删除列表)改变SC只保留单一路径的做法，设置一个备选路径数目的最大值，译码过程中检查备选路径的数目，当备选路径的数目超过备选路径数目的最大值时，就将备选译码路径中出现概率低的路径删除，确保备选译码路径的数目在一定范围内，控制了计算复杂度。
PCI-E(Peripheral Component Interconnect-Express，外部设备互联)是一种用于定义局部总线的标准。
PCI(Peripheral Component Interconnect，高速外部设备互联)是一种用于定义局部总线的标准。
下面结合附图及实施例对本示例实施方式进行详细说明。
本公开实施例中提供了一种并行总线中继方法，该方法可以由任意具备计算处理能力的电子设备执行。
图1示出本公开实施例中一种并行总线中继方法流程图，如图1所示，本公开实施例中提供的并行总线中继方法包括如下步骤：
S102，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；。
在一个实施例中，将发送端总线输出的多个源信息比特序列和冻结比特编排成多个长度相同的第一待编码子段。
S104，对第一待编码子段进行第一子段变换处理，得到第二待编码子段。
在一个实施例中，第一子段变换处理的公式如下：
Figure BDA0003688794320000061
其中，j＝1,2,3,…,n；
b为第一待编码子段；
w为第二待编码子段；
m为第一待编码子段的数量。
S106，通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段。
在一个实施例中，当第一待编码子段包括校验码信息时，对第二待编码子段进行校验码生成运算，得到带校验码的第二待编码子段。
在一个实施例中，m个待编码b子段分别由m个子段编码器执行并行极化编码得到极化码编码子段xi,1 n，m个极化码编码子段xi,1 n子段组成码字长度为N的编码比特序列x1 N，其中子段编码器为子段极化码编码器。
在一个实施例中，子段极化码编码公式为：
xi,1 n＝bi,1 nGi,n (2)
其中，i＝1,2,3,…,m；
m为第一待编码子段的数量；
bi,1 n为第i个第二待编码子段；
xi,1 n为极化码编码子段；
Gi,n为第i个子段编码器的生成矩阵；
x1 N为码字长度的编码比特序列；
m，N和n为2的整次幂，N＝m*n。
S108，调制多个编码子段生成已调信号，将已调信号通过网络传输至接收端总线线。
在一个实施例中，传输媒介为无线信道或有线信道。
上述实施例中，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号，利用并行信道编译码方法的超短时延特点，结合高阶调制解调方法，实现全程并行处理的超短时延、高速率传输，均衡硬件配置和处理时间要求，提供满足不同要求的灵活性。
图2示出本公开实施例中一种已调信号并通过网络传输至接收端总线方法流程图，如图2所示，本公开实施例中提供的已调信号并通过网络传输至接收端总线方法包括如下步骤：
S202，对已调信号进行解调，输出多个待译码序列；
S204，对多个待译码序列进行并行译码输出多个第一译码子段。
在一个实施例中，多个子段译码器分别对多个待译码序列进行校验码辅助的连续删除列表SCL译码，分别得到多个第一译码子段，其中，子段译码器与子段编码器相对应。
在一个实施例中，子段极化码译码公式为：
ai,1 n＝yi,1 nGi,n -1 (3)
其中，i＝1,2,3,…,m；
Gi,n -1为Gi,n生成矩阵的逆矩阵；
a为第一译码子段；
ai,1 n为第i个待译码子段yi,1 n经译码后得到的译码序列；
y为待译码序列；
yi,1 n为待译码序列按照顺序划分为长度为n的m个子段，再对每一个子段进行倒位序变换得到的m个待译码子段中的第i个待译码子段。
需要说明的是，引入子段极化码译码公式(3)的目的是为了和子段编码公式(2)对应，并不表明可以依据子段极化码译码公式(3)进行子段译码，子段极化码译码仍然采用SC或SCL译码或校验码辅助的SCL译码。
S206，将多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。
在一个实施例中，将多个第一译码子段进行第二子段变换处理，得到多个第二译码子段，其中，第二子段变换处理与第一子段变换处理互为逆处理；反向编排多个第二译码子段，生成目标信息比特，并传输至接收端总线。
在一个实施例中，第二子段变换的公式如下：
Figure BDA0003688794320000081
Figure BDA0003688794320000091
其中，
Figure BDA0003688794320000092
为第一译码子段；
Figure BDA0003688794320000093
为第二译码子段。
上述实施例中，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号；对已调信号进行解调，输出多个待译码序列；对多个待译码序列进行并行译码输出多个第一译码子段；将多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。利用并行信道编译码方法的超短时延特点，结合高阶调制解调方法，实现全程并行处理的超短时延和高速率传输。
基于同一发明构思，本公开实施例中还提供了一种并行总线中继装置，如下面的实施例。由于该装置实施例解决问题的原理与上述方法实施例相似，因此该装置实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。
图3示出本公开实施例中一种并行总线中继装置示意图，如图3所示，本公开实施例中提供的并行总线中继装置3包括：子段编排模块301、子段变换模块、并行编码模块303及信号传输模块304。
子段编排模块301，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；
子段变换模块302，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；
并行编码模块303，通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；
信号传输模块304，调制多个编码子段生成已调信号，将已调信号通过网络传输至接收端总线。
上述实施例中，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号，利用并行信道编码方法的超短时延特点，结合高阶调制方法，实现并行处理的超短时延、高速率传输，传输速率和数据总线等速。
基于同一发明构思，本公开实施例中还提供了一种并行总线中继系统，如下面的实施例。由于该系统实施例解决问题的原理与上述方法实施例相似，因此该系统实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。
图4示出本公开实施例中一种并行总线中继系统示意图，如图4所示，本公开实施例中提供的并行总线中继系统4包括：编排及子段变换器401、子段编码器402及高阶调制器403、高阶解调器404、子段译码器405及子段变换及反向编排器406。
编排及子段变换器401，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；
在一个实施例中，编排及子段变换器401包括编排器及第一子段变换器，通过编排器将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，通过第一子段变换器将第一待编码子段进行第一子段变换处理，得到第二待编码子段。
子段编码器402，对第二待编码子段进行极化码编码，生成编码子段；
高阶调制器403，调制编码子段生成已调信号。
高阶解调器404，对已调信号进行解调，输出待译码序列；
子段译码器405，对待译码序列进行极化码译码输出第一译码子段；
子段变换及反向编排器406，将第一译码子段进行第二子段变换及反向编排处理，生成目标信息比特，并传输至接收端总线。
在一个实施例中，子段变换及反向编排器406包括第二子段变换器及反向编排器，通过第二子段变换器将第一译码子段进行第二子段变换处理，得到多个第二译码子段，通过反向编排器反向编排多个所述第二译码子段，生成目标信息比特。
需要说明的是，所述第二子段变换处理与所述第一子段变换处理互为逆处理。
上述实施例中，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个第二待编码子段进行并行编码，分别生成多个编码子段；调制多个编码子段生成已调信号；对已调信号进行解调，输出多个待译码序列；对多个待译码序列进行并行译码输出多个第一译码子段；将多个第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。利用并行信道编译码方法的超短时延特点，结合高阶调制解调方法，没有进行并/串变换，实现超短时延高速传输的目的。
图5示出本公开实施例中又一种并行总线中继系统示意图，如图5所示，该并行总线中继系统包括：编排及子段变换器501、并行信道编码器502、m阶信道调制器503、m阶信道解调器504、并行信道译码器505、子段变换及反编排器506。
编排及子段变换器501，将发送端总线输出的多个源信息比特序列和冻结比特编排成m个子段；m个子段经校验码生成运算后得到m个长度为n的待编码子段。
在一个实施例中，发送端总线的位宽为s,并行输出s个源信息比特序列,多条总线连续输出s*t个比特为一个待编码块。待编码比特序列编排器501将s*t个源信息比特和冻结比特编排为m个子段。
在一个实施例中，发送端总线及接收端总线的标准包括但不限于PCI；发送端总线与接收端总线的标准一致。
并行信道编码器502，执行m个子段的信道编码，生成编码子段。
m阶信道调制器503，将编码子段进行调制，输出已调信号。
m阶信道解调器504，将经信道传输的已调信号进行解调，输出m个待译码序列。
需要说明的是，信道包括但不限于光纤、无线信道。
需要说明的是，m阶信道调制器503，将编码子段进行调制，输出已调信号，通过网络传输至m阶信道解调器504，m阶信道解调器504将经信道传输的已调信号进行解调，输出m个待译码序列。
需要说明的是，网络是提供通信链路的介质，可以是有线网络，也可以是无线网络。
可选地，上述的无线网络或有线网络使用标准通信技术和/或协议。网络通常为因特网、但也可以是任何网络，包括但不限于局域网(Local Area Network，LAN)、城域网(Metropolitan Area Network，MAN)、广域网(Wide Area Network，WAN)、移动、有线或者无线网络、专用网络或者虚拟专用网络的任何组合)。在一些实施例中，使用包括超文本标记语言(Hyper Text Mark-up Language，HTML)、可扩展标记语言(ExtensibleMarkupLanguage，XML)等的技术和/或格式来代表通过网络交换的数据。此外还可以使用诸如安全套接字层(Secure Socket Layer，SSL)、传输层安全(Transport Layer Security，TLS)、虚拟专用网络(Virtual Private Network，VPN)、网际协议安全(InternetProtocolSecurity，IPsec)等常规加密技术来加密所有或者一些链路。在另一些实施例中，还可以使用定制和/或专用数据通信技术取代或者补充上述数据通信技术。
并行信道译码器505，将m个待译码序列进行并行SCL译码，输出m个译码子段。
需要说明的是，待译码序列包括但不限于对数似然比序列。
子段变换及反编排器506，将m个译码子段进行子段变换及反向编排得到多个并行的s*t个源信息比特，输出给接收端总线。
上述实施例中，发送端总线的比特流没有经过并/串和串/并变换，直接执行并行信道编码，并发送至接收端，接收端的信道解调器执行解调后得到的比特流直接进行并行子段信道译码，译码比特块以并行的方式输出给接收端总线，端到端全程没有串/并或并/串变换，实现了全程并行处理，达到了超短时延高速传输的目的。
图6示出本公开实施例中再一种并行总线中继系统示意图，如图6所示，该并行总线中继系统6包括：编排及子段变换器601、子段编码器602、m阶信道调制器603、m阶信道解调器604、SCL译码器605、m子段校验器606、子段变换及反编排器607。
Polar码编码器包括编排及子段变换器601和m个子段编码器602。
编排及子段变换器601，当发送端总线输出一个s*t个比特的待编码块后，编排及子段变换器601将s*t个比特的待编码块按照设定的格式和冻结比特一起编排为m个长度为n的w子段；然后进行w->b子段变换后得到m个待编码b子段。
需要说明的是，待编码b子段包含校验码，校验码位于待编码b子段中的仅和信息位相关的位置，校验码信息对应于w子段中的信息位。
子段编码器602，m个子段编码器602对m个待编码b子段分别进行Polar码编码，输出m个长度为n的Polar码编码子段，组成码字长度为N的Polar码编码比特块。
m阶信道调制器603，分别对m个Polar码编码子段进行调制，调制输出已调信号发送给m阶解调器604进行传输，其中，N、m和n为2的整次幂。
m阶信道解调器604，将已调信号解调后，输出m个长度为n的待译码序列，组成m*n的待译码比特块，每一个待译码序列为一个y子段。
SCL译码器605，m个SCL译码器分别对m个y子段分别进行SCL译码，每一个SCL译码器605译码后得到m个a子段。
需要说明的是，SC(successive–cancellation，连续消除算法)译码算法在译码时比特是连续按顺序译出，译码延时大，限制了系统的吞吐量。
需要说明的是，SCL(Successive Cancellation List，连续删除列表)改变SC只保留单一路径的做法，设置一个备选路径数目的最大值，译码过程中检查备选路径的数目，当备选路径的数目超过备选路径数目的最大值时，就将备选译码路径中出现概率低的路径删除，确保备选译码路径的数目在一定范围内，控制了计算复杂度。
m子段校验器606，对m个a子段的L条备选路径进行校验，辅助选择出译码路径，译码路径对应的m个译码子段或经分组后得到m个译码子段，校验方式包括但不限于每一个a子段单独校验、多个子段联合进行校验、m个子段合并为码字后进行校验、横向子段校验结合纵向子段校验。
子段变换及反向编排器607，m个译码子段经a->v子段变换后得到m个v子段，将m个v子段进行反向编排后得到s*t个比特的译码块输出给接收端总线。
上述实施例中，发送端总线的比特流没有经过并/串和串/并变换，直接执行并行信道编码，并发送至接收端，接收端的信道解调器执行解调后得到的比特流直接进行并行子段信道译码，译码比特块以并行的方式输出给接收端总线，端到端全程没有串/并或并/串变换，实现了全程并行处理，达到了超短时延高速传输的目的。
所属技术领域的技术人员能够理解，本公开的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
下面参照图7来描述根据本公开的这种实施方式的电子设备700。图7显示的电子设备700仅仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
如图7所示，电子设备700以通用计算设备的形式表现。电子设备700的组件可以包括但不限于：上述至少一个处理单元710、上述至少一个存储单元720、连接不同系统组件(包括存储单元720和处理单元710)的总线730。
其中，所述存储单元存储有程序代码，所述程序代码可以被所述处理单元710执行，使得所述处理单元710执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。
例如，所述处理单元710可以执行上述方法实施例的如下步骤：
将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段；调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线。
例如，所述处理单元710可以执行上述方法实施例的如下步骤：
对所述已调信号进行解调，输出多个待译码序列；多个子段译码器分别对多个所述待译码序列进行校验码辅助的连续删除列表SCL译码，分别得到多个所述第一译码子段，其中，所述子段译码器与所述子段编码器相对应；将多个所述第一译码子段进行第二子段变换处理，得到多个第二译码子段，其中，所述第二子段变换处理与所述第一子段变换处理互为逆处理；反向编排多个所述第二译码子段，生成目标信息比特，并传输至接收端总线。
例如，所述处理单元710可以执行上述方法实施例的如下步骤：
发送端总线的位宽为s,并行输出s个源信息比特序列,多条总线连续输出s*t个比特为一个待编码块；将s*t个源信息比特和冻结比特编排为m个子段；执行m个子段的信道编码，生成编码子段；将编码子段进行调制，输出已调信号。
将经信道传输的已调信号进行解调，输出m个待译码序列；将m个待译码序列进行并行SCL译码，输出m个译码子段；将m个译码子段经子段变换处理后进行反向编排得到多个并行的s*t个源信息比特序列，输出给接收端总线。
例如，所述处理单元710可以执行上述方法实施例的如下步骤：
当发送端总线输出一个s*t个比特的待编码块后，将s*t个比特的待编码块按照设定的格式和冻结比特一起编排为m个长度为n的w子段；然后进行w->b子段变换后得到m个待编码b子段；对m个待编码b子段分别进行Polar码编码，输出m个长度为n的Polar码编码子段，组成码字长度为N的Polar码编码比特块；分别对m个Polar码编码子段进行调制，调制器输出已调信号，其中，N、m和n为2的整次幂。
例如，所述处理单元710可以执行上述方法实施例的如下步骤：
将已调信号解调后，输出m个长度为n的待译码序列，组成m*n的待译码比特块，每一个待译码序列为一个y子段；m个SCL译码器分别对m个y子段分别进行SCL译码，每一个SCL译码器605译码后得到m个
Figure BDA0003688794320000151
子段；对m个a子段的L条备选路径进行校验，辅助选择出译码路径，译码路径对应的m个译码子段或经分组后得到m个译码子段，m个译码子段经a->v子段变换后得到m个v子段；将m个v子段进行反向编排后得到s*t个比特的译码块输出给接收端总线。
存储单元720可以包括易失性存储单元形式的可读介质，例如随机存取存储单元(RAM)7201和/或高速缓存存储单元7202，还可以进一步包括只读存储单元(ROM)7203。
存储单元720还可以包括具有一组(至少一个)程序模块7205的程序/实用工具7204，这样的程序模块7205包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线730可以为表示几类总线结构中的一种或多种，包括存储单元总线或者存储单元控制器、外围总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备700也可以与一个或多个外部设备740(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备700交互的设备通信，和/或与使得该电子设备700能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口750进行。并且，电子设备700还可以通过网络适配器760与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器760通过总线730与电子设备700的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备700使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、终端装置、或者网络设备等)执行根据本公开实施方式的方法。
在本公开的示例性实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质可以是可读信号介质或者可读存储介质。其上存储有能够实现本公开上述方法的程序产品。在一些可能的实施方式中，本公开的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当所述程序产品在终端设备上运行时，所述程序代码用于使所述终端设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。
本公开中的计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。
在本公开中，计算机可读存储介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读信号介质还可以是可读存储介质以外的任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
可选地，计算机可读存储介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。
在具体实施时，可以以一种或多种程序设计语言的任意组合来编写用于执行本公开操作的程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
通过以上实施方式的描述，本领域的技术人员易于理解，这里描述的示例实施方式可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。因此，根据本公开实施方式的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质(可以是CD-ROM，U盘，移动硬盘等)中或网络上，包括若干指令以使得一台计算设备(可以是个人计算机、服务器、移动终端、或者网络设备等)执行根据本公开实施方式的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (14)

1.一种并行总线中继方法，其特征在于，包括：
将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；
对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段；
调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线。
2.根据权利要求1所述的并行总线中继方法，其特征在于，还包括：
当所述第一待编码子段包括校验码信息时，对第二待编码子段进行校验码生成运算，得到带校验码的第二待编码子段。
3.根据权利要求1所述的并行总线中继方法，其特征在于：所述通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段包括：
多个所述子段编码器分别对多个所述第二待编码子段进行并行极化码编码，分别生成多个极化码编码子段，其中，所述子段编码器为子段极化码编码器。
4.根据权利要求3所述的并行总线中继方法，其特征在于，所述调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线包括：
对所述已调信号进行解调，输出多个待译码序列；
对多个所述待译码序列进行并行译码输出多个第一译码子段；
将多个所述第一译码子段进行处理，生成目标信息比特，并传输至接收端总线。
5.根据权利要求4所述的并行总线中继方法，其特征在于，所述对多个所述待译码序列进行并行译码输出多个第一译码子段包括：
多个子段译码器分别对多个所述待译码序列进行校验码辅助的连续删除列表SCL译码，分别得到多个所述第一译码子段，其中，所述子段译码器与所述子段编码器相对应。
6.根据权利要求4所述的并行总线中继方法，其特征在于，所述将多个所述第一译码子段进行处理，生成目标信息比特，并传输至接收端总线包括：
将多个所述第一译码子段进行第二子段变换处理，得到多个第二译码子段，其中，所述第二子段变换处理与所述第一子段变换处理互为逆处理；
反向编排多个所述第二译码子段，生成目标信息比特。
7.根据权利要求1所述的并行总线中继方法，其特征在于，传输媒介为无线信道或有线信道。
8.根据权利要求1所述的并行总线中继方法，其特征在于，还包括：多个所述编码子段组成长度为N的编码码字，其中，N为2的整次幂。
9.根据权利要求1所述的并行总线中继方法，其特征在于，所述子段编码器的数量为2的整次幂。
10.一种并行总线中继系统，其特征在于，包括：
编排及子段变换器，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段，对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
子段编码器，对所述第二待编码子段进行极化码编码，生成编码子段；
高阶调制器，调制所述编码子段生成已调信号。
11.根据权利要求10所述的并行总线中继系统，其特征在于，还包括：
高阶解调器，对所述已调信号进行解调，输出待译码序列；
子段译码器，对所述待译码序列进行极化码译码输出第一译码子段；
子段变换及反向编排器，将所述第一译码子段进行第二子段变换及反向编排处理，生成目标信息比特，并传输至接收端总线。
12.一种并行总线中继装置，其特征在于，包括：
子段编排模块，将发送端总线输出的多个源信息比特序列编排成多个长度相同的第一待编码子段；
子段变换模块，对所述第一待编码子段进行第一子段变换处理，得到第二待编码子段；
并行编码模块，通过多个子段编码器分别对多个所述第二待编码子段进行并行编码，分别生成多个编码子段；
信号传输模块，调制多个所述编码子段生成已调信号，将所述已调信号通过网络传输至接收端总线。
13.一种电子设备，其特征在于，包括：
处理器；以及
存储器，用于存储所述处理器的可执行指令；
其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1～9中任意一项所述并行总线中继方法。
14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1～9中任意一项所述的并行总线中继方法。
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GR01 Patent grant
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