CN109716692A - 用于并行极化码编码/解码的方法和设备 - Google Patents

用于并行极化码编码/解码的方法和设备 Download PDF

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Abstract

本公开的实施例通过在不同子信道集上发送的信息比特段之间的交叉级联奇偶比特来增强并行极化编码的错误检测性能。在一个实施例中，第一信息比特段在第一子信道集上发送；至少第二信息比特段和掩码奇偶比特在第二子信道集上发送。所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。所述按位组合可以是相应奇偶比特的按位与、按位或或者按位异或。

Description

用于并行极化码编码/解码的方法和设备
相关申请的交叉引用
本申请要求2016年9月30日提交的申请号为62/402,862、题为“用于并行极化码编码/解码的方法和设备”的美国临时申请和2017年9月27日提交的申请号为15/717,745、题为“用于并行极化码编码/解码的方法和设备”的美国申请的优先权，其全部内容通过引用如同再现一般结合在本申请中。
技术领域
本发明总的来说涉及通信，并且在具体的实施例中，涉及一种用于并行极化码编码/解码的方法和设备。
背景技术
极化码被提出作为用于未来无线通信的信道码，并且已被选择用于新的第五代(5G)空中接口的上行链路和下行链路增强移动宽带(enhanced Mobile Broadband,eMBB)控制信道编码，也称为5G新空口(New Radio,NR)。这些代码与现有技术的纠错码竞争，并且编码复杂度低。参见E.Arikan在2009年IEEE信息理论会刊第55卷第7期第3051–3073页的“信道极化：一种构造对称二进制输入无记忆信道的容量实现代码的方法”(Channelpolarization:A method for constructing capacity-achieving codes for symmetricbinary-input memoryless channels；IEEE Trans.Inf.Theory,vol.55,no.7,pp.3051–3073,2009)一文。连续消除(Successive Cancellation,SC)解码及其扩展(例如，SC列表解码)是用于解码极化编码信息的有效且高效的选项。
基于信道极化，Arikan设计了一种被证明可以达到信道容量的信道码。极化是指代码特性，当码长增加到无穷大时，比特信道也称为子信道极化，并且它们的容量接近0(完全噪声信道)或1(完全完美信道)。换句话说，在高容量子信道中编码的比特将经历具有高信噪比(Signal-to-Noise Ratio,SNR)的信道，并且将具有相对高的可靠性或被正确解码的可能性高，而在低容量子信道中编码的比特将经历具有低SNR的信道，并且将具有低可靠性或者被正确解码的可能性低。完美子信道的部分等于信道的容量。
发明内容
通过描述一种用于极化编码的方法和装置的本公开实施例，技术优点总的来说得以实现。
根据一个实施例，提供了一种用于极化码编码的方法。在这个示例中，所述方法包括在第一子信道集上发送至少第一信息比特段并且在第二子信道集上发送至少第二信息比特段和掩码奇偶比特。所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。在一个示例中，所述方法还包括将所述第一信息比特段映射到所述第一子信道集中的子信道，将所述第二信息比特段映射到所述第二子信道集中的子信道，并且基于所述第一子信道集中的所述第一信息比特段计算至少所述第一奇偶比特并且基于所述第二子信道集中的所述第二信息比特段计算至少所述第二奇偶比特。在该示例中或者在其它示例中，所述掩码奇偶比特在所述第二子信道集中的单个子信道上发送。在这样的示例中，所述第一奇偶比特、所述第二奇偶比特以及所述掩码奇偶比特在所述第一子信道集上不可发送。附加地或者可选地，所述掩码奇偶比特在所述第二子信道集中的单个子信道和所述第一子信道集中的单个子信道两者上发送。附加地或者可选地，所述第一奇偶比特在所述第一子信道集中的单个子信道上可发送。附加地或者可选地，所述第一奇偶比特和所述第二奇偶比特在所述第二子信道集中的不同子信道上可发送。附加地或者可选地，所述第一奇偶比特和所述第二奇偶比特在所述第一子信道集上均不可发送。附加地或者可选地，所述第一奇偶比特和所述第二奇偶比特在所述第一子信道集上可发送。在上面提到的示例的任何一个中，或者在其它示例中，所述第一奇偶比特在所述第二子信道集中的单个子信道上可发送，而不是在所述第一子信道集中的任一子信道上发送，并且所述第二奇偶比特在所述第一子信道集中的单个子信道上可发送，而不是在所述第二子信道集中的任一子信道上发送。在上面提到的示例的任何一个中，或者在其它示例中，所述方法还可包括根据所述第一奇偶比特和至少所述第二奇偶比特的按位与计算所述掩码奇偶比特，根据所述第一奇偶比特和至少所述第二奇偶比特的按位或计算所述掩码奇偶比特，或者根据所述第一奇偶比特和至少所述第二奇偶比特的按位异或计算所述掩码奇偶比特。在上面提到的示例的任何一个中，或者在其它示例中，所述方法还可包括：在发送之前，极化编码至少所述第一信息比特段，并且单独地极化编码至少所述第二信息比特段和所述掩码奇偶比特。在上面提到的示例的任何一个中，或者在其它示例中，所述掩码奇偶比特可以是循环冗余校验(Cyclic Redundancy Check,CRC)比特、奇偶校验比特或纠错码(ECC)比特。在上面提到的示例的任何一个中，或者在其它示例中，可直接从所述第一信息比特段计算得到所述第一奇偶比特，并且可直接从所述第二信息比特段计算得到所述第二奇偶比特。还提供了一种用于执行该方法的装置。
根据另一实施例，提供了一种用于极化码解码的方法。在这个示例中，所述方法包括：在第一子信道集上接收承载至少第一信息比特段的第一极化编码比特流；以及在第二子信道集接收上承载至少第二信息比特段的第二极化编码比特流和掩码奇偶比特。所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。在一个示例中，所述方法还包括根据在所述第一子信道集上接收的至少所述掩码奇偶比特对在所述第一子信道集上接收的所述第一信息比特段执行错误检测。在上面提到的示例的任何一个中，或者在其它示例中，可直接从所述第一信息比特段计算得到所述第一奇偶比特，并且可直接从所述第二信息比特段计算得到所述第二奇偶比特。还提供了一种用于执行该方法的装置。
附图说明
为了更完整地理解本发明及其优点，现在结合附图参考以下的描述，其中：
图1是示出如何从内核生成极化码生成器矩阵的图；
图2是示出使用极化码生成器矩阵生成码字的示例的图以及示例极化编码器的示意图；
图3是示出在连续取消列表(Successive Cancellation List,SCL)极化解码器中使用的示例性决策列表树的一部分的图，决策列表树的宽度受最大给定列表大小的限制；
图4是示出基于2×2内核的极化编码器的示例的框图；
图5是传统的极化编码方案的图；
图6是传统的并行极化编码技术的图；
图7A-图7I是用于实现极化比特交叉级联的实施例并行极化编码方案的图；
图8是用于编码和发送具有极化比特交叉级联的并行极化编码数据流的实施例方法的流程图；
图9是用于接收和解码具有极化比特交叉级联的并行极化编码数据流的实施例方法的流程图；
图10是实施例并行极化解码器的图；
图11是传统的极化码构造的图；
图12是启用奇偶校验的极化码构造的图；
图13是被分解成多个并行段的非分段极化码块的图；
图14是具有奇偶校验函数的Arikan极化编码器的图；
图15是循环移位寄存器操作的图；
图16是奇偶校验矩阵的图；
图17是分段极化码的图；
图18是用于将非分段极化码块变换为奇偶校验非分段极化码块的技术的图；
图19是用于将非分段极化码块变换为多个并行段的技术的图，其中，所述多个段包括自奇偶校验比特和交叉奇偶校验比特；
图20是解码分段过程的实施例的流程图；
图21是交叉奇偶校验矩阵的实施例的图；
图22A和图22B是示出根据符号与噪声频谱密度比的发送信号能量范围内分段极化码的块错误率性能的曲线图。
图23A是自奇偶校验矩阵的实施例的图；
图23B是交叉奇偶校验矩阵的实施例的图；
图24用于编码极化码块的实施例方法的流程图；
图25用于解码极化编码数据的实施例方法的流程图；
图26是根据实施例的示例编码方法的流程图；
图27是根据另一实施例的示例编码方法的流程图；
图28是用于编码和发送码字的装置的框图；
图29是用于接收和解码码字的示例装置的框图；
图30是可以使用本文公开的实施例的示例通信系统的框图；
图31A至图31B示出了可以实现本文公开的实施例的示例电子设备(electronicdevice,ED)和示例基站的框图。
具体实施方式
下面详细讨论实施例的形成和使用。然而，应该理解的是，本公开提供了许多可以在各种具体上下文中实施的可应用的发明概思。所描述的具体示例仅说明形成和使用本公开的实施例的具体方式，并不限制权利要求的范围。术语“奇偶比特”被宽松地用于表示在解码信息比特时用于错误检测的任何辅助比特，包括(但不限于)循环冗余校验(CRC)比特、校验和比特、散列函数比特、加密码、重复码或错误检测比特或码。术语“奇偶比特”、“奇偶校验(parity check,PC)比特”、“动态冻结比特”以及“奇偶校验(PC)冻结比特”(paritycheck(PC)frozen bits)或简称“PF比特”在本公开中可互换使用。
由于码长与子信道可靠性直接相关，因此较长的极化码通常比较短的极化码提供更好的块错误率(block error rate,BLER)性能。尽管提供了更好的BLER性能，但是较长的极化码确实具有一些实际缺点，诸如解码延迟增加，因此，给定实现方式的最大码长可能受到系统性能要求的约束。
一种用于减轻延迟同时还实现类似于较长极化码的BLER性能的策略是将信息比特序列划分成多个段，然后使用较短链式极化码并行地对各信息比特段进行编码。然后，在不同子信道集上发送所得到的极化编码比特流。
可以在极化编码期间将奇偶比特添加到一串信息比特以帮助解码并且便于在接收器处进行错误检测或校正，并且在传统的并行极化编码方案中，奇偶比特在与计算奇偶比特的信息比特相同的子信道集上发送。也就是说，传统的并行极化编码方案将每个信息比特段映射到不同子信道集，基于每个相应的信息段计算奇偶比特，并且然后将得到的奇偶比特映射到与计算奇偶比特的信息比特段相同的子信道集。
本公开的实施例通过在不同子信道集上发送的信息比特段之间的交叉级联奇偶比特来增强并行极化编码的错误检测性能。奇偶比特交叉级联(cross-concatenation)可以通过允许在极化解码期间比较在多个子信道集上传送的奇偶比特来确定所接收/解码的奇偶比特值是否正确，从而减少一个段上的开销和/或增强错误检测性能。在一个简单的示例中，奇偶比特从一个信息比特段计算，并且然后在两个子信道集上发送。在接收时，解码器可以比较奇偶校验比特值以查看它们是否相同。如果不同，则解码器可以请求重传奇偶校验值，而不重传整个信息比特段。其他示例也是可能的。
当奇偶比特从一个信息比特段计算，并且然后在承载不同信息比特段的至少一个子信道集上发送时，发生奇偶比特交叉级联。如本文所提到的，当给定奇偶比特直接从信息比特段计算或者是掩码奇偶比特(所述掩码奇偶比特对应于直接从该信息比特段计算的奇偶比特和从不同信息比特段计算的至少一个附加奇偶比特的按位组合)时，所述给定奇偶比特被认为是“计算自”该信息比特段。如本文所提到的，当奇偶比特的值是一个信息比特段中的信息比特值的函数时，“直接从”该信息比特段计算得到所述奇偶比特，并且不依赖于任何其他信息比特段中的信息比特值或不受任何其他信息比特段中的信息比特值的影响。另外，如本文所使用的，术语“按位组合”指的是两比特或更多比特的按位函数/运算的输出。例如，直接从第一信息比特段计算得到的第一奇偶比特和直接从第二信息比特段计算得到的至少第二奇偶比特的按位组合可以包括相应奇偶比特的按位NOT、相应奇偶比特的按位与、相应奇偶比特的按位或或者相应奇偶比特的按位异或。
在另一实施例中，在第二子信道集上发送的奇偶比特是掩码奇偶比特，所述掩码奇偶比特的值是直接从第一信息比特段计算得到的第一奇偶比特和直接从第二信息比特段计算得到的至少第二奇偶比特的按位组合。如本文所使用的，术语“按位组合”指的是两比特或更多比特的按位函数/运算的输出。例如，直接从第一信息比特段计算得到的第一奇偶比特和直接从第二信息比特段计算得到的至少第二奇偶比特的按位组合可以包括相应奇偶比特的按位NOT、相应奇偶比特的按位与、相应奇偶比特的按位或或者相应奇偶比特的按位异或。这些和其他示例在下面更详细地描述。
如上所述，本公开提供了各种不同的实施例交叉级联方案。以下实施例将根据这样的理解进行描述：第一信息比特段在第一子信道集上发送，第二信息比特段以及从至少第一信息比特段计算的至少一个奇偶比特在第二子信道集上发送。除非另有说明，否则应当理解，第一信息比特段不在第二子信道集上发送。同样，应当理解，第一信息比特段和第二信息比特段之间的涉及奇偶比特交叉级联的描述不限于两个信息比特段之间的交叉级联，并且可以应用于三个或更多个信息比特段之间的奇偶比特交叉级联。
在一个实施例中，直接从第一信息比特段计算得到的奇偶比特在第二子信道集上发送。在这样的实施例中，奇偶比特也可以在第一子信道集上发送或不发送。在另一实施例中，掩码奇偶比特在第二子信道子集上发送。在这样的实施例中，掩码奇偶比特是直接从第一信息比特段和至少第二信息比特段计算得到的按位组合奇偶比特。掩码奇偶比特也可以或可以不在第一子信道集上发送。以下更详细地描述这些和其他特征。
图1是通过说明性示例示出如何从内核G2 100生成极化码生成器矩阵的图。注意，图1是示例。其他形式的内核也是可能的。
可以基于种子矩阵F＝G2 100从Kronecker乘积矩阵形成极化码。对于具有长度N＝2m的码字的极化码，生成器矩阵是图1中的2倍Kronecker乘积矩阵102和3倍Kronecker乘积矩阵104是极化码生成器矩阵的示例。图1中所示的生成器矩阵方法可以被扩展以生成m倍Kronecker乘积矩阵
图2是示出使用极化码生成器矩阵生成码字的示例的图以及示例极化编码器的示意图。在图2中，生成器矩阵104用于生成长度为23＝8的码字。如200处所表示的，码字x由输入向量u＝[0 0 0 u3 0 u5 u6 u7]和生成器矩阵104的乘积形成。输入向量u由信息比特和固定或冻结比特组成。在图2所示的具体示例中，N＝8，因此输入向量u是8比特向量，并且码字x是8比特向量。输入向量在位置0、1、2以及4中具有冻结比特，并且在位置3、5、6以及7处具有信息比特。在212处表示生成码字的编码器的示例实现方式，其中，冻结比特都被设置为0，并且带圆圈的“+”符号表示模2加法。对于图2的示例，从K＝4个信息比特和N-K＝4个冻结比特形成N＝8比特输入向量。这种形式的码称为极化码，编码器称为极化编码器。用于解码极化码的解码器被称为极化解码器。在图2所示的示例中，冻结比特被设置为零。然而，冻结比特可以被设置为编码器和解码器两者已知的其他比特值。为了便于描述，本文中考虑到了全零冻结比特，并且通常可以是优选的。
如已知的，可以在有或没有比特反转的情况下执行极化码。图2中的示例极化编码器没有比特反转。
通常，极化编码器的输出可以表示为其中，在没有比特反转情况下，是N×N的生成器矩阵，N＝2n，n≥1(例如，对于n＝1，G2＝F(在图1中表示为100))。对于比特反转，其中，BN是N×N比特反转置换矩阵。
本文公开的实施例可以在没有或具有比特反转的情况下实现。
在极化码构造中，理想地，输入向量的更“可靠”的位置用于承载信息比特，而输入向量的更“不可靠”的位置用于承载冻结比特(即，编码器和解码器已知的比特)。然而，当在物理信道上传输信息时，给定比特位置的可靠性也是物理信道的特性的函数，诸如物理信道的擦除率或信噪比(Signal-to-Noise Ratio,SNR)。例如，可以在信息在信道上发送之前基于物理信道的假设或测量特性来计算可靠性序列(可靠和不可靠的位置)。理论上，只要编码器和解码器都知道每个冻结比特的位置和值，就可以将冻结比特设置为任何值。在传统应用中，冻结比特全部被设置为零。
在码长足够长的情况下，如果使用基于连续取消(Successive Cancellation,SC)的解码算法，则根据极化理论设计的码可以在二进制对称无记忆信道中达到信道容量。Arikan分析并模拟了一种非常简单的SC解码算法。
实际上，码长不可能是无限的，并且信道不可能是二进制无记忆信道，因此这种简单的SC解码器不可能达到信道容量。根据Arikan，如果AWGN信道中的码长超过220比特，则在使用SC解码时可以接近信道容量。例如，这种长度的码长在无线通信中是不切实际的。
辅助或错误检测码(error-detecting code,EDC)比特可以包括在输入向量中以帮助解码。循环冗余校验(CRC)码可以用作EDC。在一个码字中可以使用多于一个EDC。然而，应该理解，可以使用其他EDC，诸如校验和码或Fletcher码。一些EDC也是纠错码(error-correcting code,ECC)。
例如，基于正在发送的信息比特生成CRC比特。虽然CRC比特也可以或替代地被放置在输入向量中的其他位置，但是CRC比特通常被放置在输入向量中的更可靠的位置。CRC比特可以用于列表解码的路径选择，例如，用以改善极化码性能，或者检测一个码字在解码期间或在解码之后是否正确解码。在编码期间，N比特输入向量可以由包括一个或多个CRC比特和(N-K)个冻结比特的K个信息比特形成。在该示例中，从多个输入比特开始，CRC被计算并被附加到输入比特以生成包括输入比特和CRC比特的K个信息比特的集合。插入剩余的(N-K)个冻结比特以生成N比特输入向量，其中，N是Arikan极化码中的2的幂。然后将输入向量乘以极化码的生成器矩阵以生成N比特码字。
码字在信道上发送，进而接收器接收字。由于诸如噪声之类的信道效应，所接收的字可能与发送的码字不同。解码器尝试解码所接收的字以确定原始输入向量中的信息比特。
在解码从输入向量编码的码字期间，输入向量中的冻结比特的位置和值被视为已知的。为了描述简单，预先将解码器不知道的输入向量的比特称为“未知”比特。例如，包括任何CRC比特的信息比特是未知比特。一些极化解码器使用如上所述的SC解码，其中，未知比特被顺序解码并且应用连续消除。一旦做出关于如何解码未知比特的特定决定，SC极化解码器就不允许改变或校正该比特，并且解码器继续解码下一个未知比特。
Tal和Vardy在2011年IEEE国际信息理论研讨会第1-5页(2011年7月)的“极化码的列表解码”(“List Decoding of Polar Codes”by Tal and Vardy,Proceedings of the2011IEEE International Symposium on Information Theory,pp.1–5(July 2011))一文中描述了具有更好纠错性能的SC极化解码算法的扩展，被称为列表或SCL解码。在列表解码器中，生成二进制决策树的连续级别，每个级别对应于对相应未知比特的决策。在决策树中从根节点到叶节点的每个(解码)路径表示未知比特的可能的部分解码序列并且具有相应的似然性。通常，在决策树的生成期间，在路径数量增长超过设定阈值L的决策树的每个级别中，识别具有最高似然性的L个路径，并且丢弃其余路径。一些列表解码器还可以利用包括在码字中的CRC比特来辅助解码。例如，如果码字包括用于先前信息比特的编码CRC比特，则一旦生成决策树，针对幸存路径中对应于解码信息比特的每个幸存路径中表示的CRC比特来校验这些幸存路径中的每个幸存路径。然后，解码器将通过CRC校验的幸存路径中的信息比特输出为解码向量。如果多于一个路径通过CRC校验，则解码器选择输出通过CRC校验并具有最高似然性的路径，其可以根据度量来确定。如果没有路径通过CRC校验，或者如果码字不包括编码的CRC比特，则解码器选择输出具有最高似然性的路径，如上所述，其可以根据度量确定。
因此，存在两种类型的基于连续消除的解码：SC解码和列表解码。SC解码是SCL解码的特殊情况，其中，列表大小L＝1。SC解码器仅跟踪一个解码路径。在估计解码比特的值之后，忽略另一个可能的值。假设在更新部分和结果时已正确估计每个先前比特，则继续解码下一比特。
图3是示出在SCL极化解码器中使用的示例性决策列表树300的一部分的图，决策列表树300的宽度受最大给定列表大小L的限制。在图3中，列表大小L是4。图示了决策树的五个级别302、304、306、308、310。尽管图示了五个级别，但是应该理解，解码K个信息比特(包括CRC比特)的决策树将具有K+1个级别。在根级别302之后的每个级别，多达4个幸存解码路径中的每一个被扩展一比特。根节点320的叶节点或子节点表示第一比特的可能选择，随后的叶节点表示后续比特的可能选择。例如，从根节点320到叶节点330a的解码路径表示估计的码字比特序列：0、1、0、0。在级别308，可能的路径的数量大于L，因此识别具有最高似然性的L个路径(例如，最佳路径度量)，并且丢弃剩余路径。在级别306处的路径排序之后幸存的解码路径在图3中以粗体显示。类似地，在级别310，可能的路径的数量再次大于L，因此识别具有最高似然性(最佳PM)的L个路径，并且再次丢弃剩余路径。在所示的示例中，终止于叶节点330a、330b、330c以及330d的路径表示最高似然路径。终止于叶节点340a、340b、340c、340d的路径是被丢弃的较低似然性路径。
SCL解码可以进一步划分为纯列表解码以及CRC辅助SCL(CRC-Aided SCL,CA-SCL)解码，在纯列表解码中选择具有最高似然性的幸存路径，在CA-SCL解码中CRC比特用于路径选择。CRC可以在最终路径选择中提供更好的纠错性能，但在SCL解码中是可选的。在解码期间或在最终路径选择期间，可以使用其他解码辅助运算来代替CRC比特或与CRC比特共同用于路径选择，其他解码辅助运算诸如基于奇偶的奇偶校验(PC)或包括在输入向量中的“PC”比特。
在加性高斯白噪声(Additive White Gaussian Noise,AWGN)信道中，极化码实际上将信道分成N个子信道。N被称为母码长度，并且N在Arikan极化码中总是2的幂，其基于2×2矩阵的极化内核。极化码的代码构造的关键是确定哪些比特信道(这里也称为子信道)被选择或分配用于信息比特以及哪些子信道被分配用于冻结比特。在一些实施例中，还将一个或多个子信道分配给PC、CRC和/或用于辅助解码的其他类型的比特。就极化理论而言，为冻结比特分配的子信道称为冻结子信道，为信息比特分配的子信道被称为信息子信道，并且可以将附加的辅助子信道分配给用于辅助解码的辅助比特。在一些实施例中，辅助比特被认为是信息比特的形式，为其选择或分配更可靠的子信道。
以上描述了基于2×2Arikan内核G2的Kronecker乘积的极化编码器。图4是示出基于2×2内核的极化编码器400的示例的框图。在图4中标记了子信道和编码比特。如上所述，通过极化码将信道分成N个子信道。将信息块和冻结比特分配到N个子信道上，并且由极化编码器400将得到的N大小的向量与N×N Kronecker矩阵相乘，生成包括N个编码比特的码字。信息块至少包括信息比特，并且还可以包括辅助比特，诸如CRC比特或PC比特。子信道选择器(未示出)可以耦合到极化编码器400，以选择用于信息比特和任何辅助比特的子信道，其中，任何剩余的子信道为冻结子信道。
对于基于2×2内核和N×N Kronecker矩阵的极化码，N是2的幂。这种类型的内核和基于这种内核的极化码在本文中作为说明性示例进行讨论。具有不同大小(或输入数量)的其他形式的极化内核通常可以通过码长N＝Ln来表征，其中，L是所应用的内核的维度(即，输入的大小或数量)。此外，诸如其他素数内核(例如，3×3或5×5)等极化内核或者用以生成更高阶(素数或非素数)内核的内核组合可以在代码子信道之间生成极化。还应注意，诸如打孔、缩短、零填充和/或重复等编码比特处理可以与基于2×2内核或其他类型内核的极化码结合使用，例如，用于速率匹配和/或其他目的。
作为SC、SCL或CA-SCL解码的结果，极化现象出现在合成的子信道上。一些合成的子信道具有高容量，而一些子信道具有低容量。换句话说，一些合成的子信道具有相当高的信噪比(SNR)，而其他子信道具有相当低的SNR。这些度量是可用于量化或分类子信道“可靠性”的特征的示例。也可以使用指示子信道可靠性的其他度量。
代码构造涉及确定码率(信息比特的数量K或承载信息比特的子信道数量)以及在要承载信息比特的N个可用子信道中选择特定K个子信道。为了本文中便于参考，信息比特可以包括要编码的输入比特，还可能包括CRC比特、PC比特和/或用于辅助解码的其他辅助比特。子信道选择基于子信道的可靠性，并且通常选择最高可靠性的子信道作为用于承载信息比特的信息子信道。
例如，可以在一个或多个有序序列中指定子信道可靠性。可以针对码长Nmax计算子信道的单个嵌套的SNR无关的有序序列，其中，较短码长N的有序序列从较长Nmax的序列中选择。可以替代地计算多个有序序列的不同母码长度Ni，并且可以基于优选码长为特定码选择其中一个母码长度序列。另一种可能的选择涉及，例如，计算多个有序序列的SNR值，并且基于测量的SNR选择有序序列。
还存在几种计算子信道可靠性的方法。例如，Tanaka T.、Mori R在2009年IEEE国际信息理论研讨会第1496-1500页的“极化码在对称二进制输入无记忆信道上的性能和构造(“Performance and construction of polar codes on symmetric binary-inputmemoryless channels”；IEEE International Symposium on Information Theory,2009,1496-1500)一文中提出了一种密度演化(density evolution,DE)方法，其中，使用置信传播解码(Belief Propagation decoding)的解码错误概率来测量子信道的可靠性，解码错误概率可以通过密度演化来计算。所提出的方法被证明当用于极化构造时实现任意对称二进制擦除信道的容量。然而，因为该方法依赖于每个子信道的LLR值的迭代计算，所以它在计算上是复杂的。
根据E.Arikan在2009年IEEE信息理论会刊第55卷第7期第3051–3073页的“信道极化：一种构造对称二进制输入无记忆信道的容量实现代码的方法”一文中提出的精灵辅助方法，编码器在不同的子信道上编码对于解码器已知的训练序列。解码器将解码结果反馈给编码器，使得编码器可以计算每个子信道的可靠性统计数据，并且获得子信道上的良好适应的可靠性向量。子信道的相对可靠性取决于接收SNR，使得该方法成为依赖于SNR的方法。
P.Trifonov在2012年IEEE通信会刊第60卷第11期第3221-3227页的“极化码的高效设计和解码”(“Efficient design and decoding of polar codes”；IEEE Trans.onCommunications 60.11(2012):3221-3227)一文中提出的高斯近似(Gaussian-approximation,GA)方法假设每个编码比特经历相等的错误概率。根据错误概率，利用密度演化(DE)算法获得子信道上的可靠性。因为编码比特上的该错误概率与接收SNR有关，所以该方法与SNR相关并且计算复杂。
在3GPP TSG RAN WG1会议#87R1-1611254华为&海思“极化码设计细节”(R1-1611254,“Details of the Polar Code Design”,Huawei&HiSilicon,3GPP TSG RANWG1Meeting#87)中公开了与SNR无关的极化权重(PW)方法。在该方法中，子信道的可靠性通过由封闭形式公式根据子信道索引的二进制表示给出的相应的beta扩展值来测量。可靠性测量与SNR无关，并且可以针对不同的码率和块长度导致单个嵌套的有序子信道序列。该序列可以离线计算并存储在存储器中以供使用，提供相对于其他方法的较低实现和计算复杂性。
如上所述，有几种方法可以通过计算子信道可靠性来生成有序序列(来自内核及其生成器矩阵)。并非所有方式都可能导致嵌套序列，并且此嵌套序列可能不一定是唯一的。例如，可以基于2016年7月29日提交的申请号为CN201610619696.5的中国专利申请中公开的极化权重或者基于2016年12月23日提交的申请号为62/438,565的美国专利申请中公开的汉明重量(Hamming weight)生成嵌套的有序序列，两者都通过引用整体并入本文。也可以使用或替代使用其他技术。
可以以多种不同方式执行有序序列计算。例如，计算可以在线执行，生成，例如，可以基于观察到的信道条件动态调整或重新计算的有序序列。可选地，计算可以离线(即，预先)执行，以生成可以在后续编码运算期间存储和检索的预先计算的(并且静态的)有序序列。在又一可选方式中，计算可以部分在线并且部分离线地执行。
在移动无线通信中，信道条件可能在时间上显著变化。使用具有高计算复杂度的在线序列计算方法(例如，基于精灵辅助、DE以及GA的方法)可能是不切实际的，因为这些方法可能消耗大量的通信带宽和处理资源。诸如基于精灵辅助(Genie-aided)、DE和/或GA方法等计算复杂方法通常离线执行而不是生成多个静态有序序列，例如，通过针对码长和码率的不同组合固定工作SNR或参考SNR。然而，可能仍然优选简单的在线序列生成方法，诸如在2017年2月24日提交的题为“指定编码子信道的有序序列的装置和方法”(APPARATUS ANDMETHODS OF SPECIFYING OR DERED SEQUENCES OF CODING SUB-CHANNELS)的申请号62/463,128的美国专利申请中公开的那些方法，其全部内容通过引用合并于此。因为它们通常消耗更少的存储器，并且可能更灵活并且适应于时变无线信道条件。
传统的极化编码方案将奇偶比特映射到与计算奇偶比特的信息比特相同的子信道集。图5是传统的极化编码方案500的图，其中，信息比特510、奇偶比特511以及冻结比特519的序列被映射到子信道集501中的子信道。如图所示，使用自奇偶校验函数直接从信息比特510的序列计算得到奇偶比特511，然后在与信息比特510的序列相同的子信道集501上发送。
如上所述，与较短的极化码相比，较长的极化码通常提供改善的BLER性能，代价是解码延迟增加。一种用于减轻延迟同时还实现与较长极化码相似的BLER性能等级的策略是将信息比特序列划分为多个段，并且然后使用较短链式极化码并行地对相应段进行编码。图6是传统的并行极化编码技术600的图，其中，信息比特610、620段在不同的子信道集601、602上发送。如图所示，使用自奇偶校验函数直接从信息比特610的序列计算得到的奇偶比特611，并且使用自奇偶校验函数直接从信息比特620的序列计算得到的奇偶比特622。此后，奇偶比特611在与计算奇偶比特611的信息比特段610相同的子信道集601上发送，奇偶比特622在与计算奇偶比特622的信息比特段620相同的子信道集602上发送。冻结比特619、629也在相应的子信道集601、602上发送。
本公开的实施例提供了奇偶比特交叉级联技术，在与计算奇偶比特的一个信息比特段不同的子信道集上发送奇偶比特。图7A-图7I是用于在不同子信道集701、702上发送的信息比特段710、720之间的交叉级联奇偶比特的实施例并行极化编码方案781-789的图。如图所示，在每个实施例并行极化编码方案781-789中，信息比特段710和冻结比特段719在子信道集701上发送，而信息比特段720和冻结比特段729在子信道集702上发送。每个实施例并行极化编码方案781-789中，一个或多个奇偶比特711-723也在子信道701,702中的一者或两者上发送，尽管在给定子信道集上发送的奇偶比特的数量e根据由实施例并行极化编码方案781-789实现的交叉级联技术/方案而变化。虽然每个奇偶比特711-723被描绘为映射到单个子信道的单个奇偶比特，但是应当理解，可以通过对给定信息比特段应用自PC函数校验或交叉PC函数校验来生成多个奇偶比特。
在图7A中，实施例并行极化编码方案781根据交叉奇偶校验函数直接从信息比特段710生成奇偶比特712，并且根据自奇偶校验函数直接从信息比特段720生成奇偶比特722。然后，在子信道集702上发送奇偶比特712、722。
在图7B中，实施例并行极化编码方案782根据交叉奇偶校验函数直接从信息比特段710生成奇偶比特712，并且根据交叉奇偶校验函数直接从信息比特段720生成奇偶比特721。此后，在子信道集701上发送奇偶比特721，并且在子信道集702上发送奇偶比特712。
在图7C中，实施例并行极化编码方案783根据自奇偶校验函数直接从信息比特段710生成奇偶比特711，根据交叉奇偶校验函数直接从信息比特段710生成奇偶比特712，并且根据自奇偶校验函数直接从信息比特段720生成奇偶比特722。此后，在子信道集701上发送奇偶比特711，并且在子信道集702上发送奇偶比特712、722。因为奇偶比特711和712是根据相同的信息比特值计算的，所以它们的值可以根据用于生成奇偶比特711、712的自奇偶校验函数和交叉奇偶校验函数而相关。举例来说，如果自奇偶校验函数和交叉奇偶校验函数依赖于相同的基础奇偶校验算法，则奇偶比特711、712应具有相同的值。以这种方式，解码器可以比较奇偶比特711、712的接收值，并且如果它们不同，则确定信息比特段710的错误检测步骤是不可靠的。或者，如果奇偶比特711、712具有不同的接收/解码值，则解码器可依赖于映射到映射到更可靠子信道的奇偶比特。值得注意的是，自奇偶校验函数和交叉奇偶校验函数只能生成相反的值(例如，奇偶比特711＝NOT(奇偶比特712))，在这种情况下，当奇偶比特711、712的接收值匹配时，解码器将确定错误检测步骤不可靠。其他示例也是可能的。
在图7D中，实施例并行极化编码方案784根据自奇偶校验函数直接从信息比特710的段生成奇偶比特711，根据交叉奇偶校验函数直接从信息比特710的段生成奇偶比特712，根据自奇偶校验函数直接从信息比特段720生成的奇偶比特722，以及根据交叉奇偶校验函数直接从信息比特段720生成奇偶比特721。此后，在子信道集701上发送奇偶比特711、721，并且在子信道集702上发送奇偶比特712、722。类似于图7C，可以由解码器比较奇偶比特711、712的接收值，以确定信息比特段710的错误检测是否可靠。同样，可以由解码器比较奇偶比特712、721的接收值，以确定信息比特段720的错误检测是否可靠。
在一些实施例中，可以在一个或多个子信道集上发送掩码比特。可以通过从两个或更多个不同的信息比特段计算两个或更多个奇偶比特，然后计算所述两个或更多个奇偶比特的按位组合以获得掩码比特。所述“按位组合”可以是相应奇偶比特的按位NOT、相应奇偶比特的按位与、相应奇偶比特的按位或、相应奇偶比特的按位异或或其组合的输出。当两个奇偶比特都设置为1时，两个奇偶比特的按位与的输出为1，而当任一奇偶比特为0时，输出为0。当两个奇偶比特中的任一个被设置为1时，两个奇偶比特的按位或的输出为1，而当两个奇偶比特都设置为0时，输出为0。当两个奇偶比特中的任一个被设置为1时，两个奇偶比特的按位或的输出为1，而当两个奇偶比特都设置为0时，输出为0。当奇偶比特设置为相同值时，两个奇偶比特的按位异或的输出为0，而当奇偶比特设置为不同值时，输出为1。在一些示例中，按位组合是多个按位运算的组合的输出。例如，按位组合可以等于NOT(异或(PC1、PC2)，其中，PC1和PC2是奇偶比特值。其他示例也是可能的。
在图7E中，实施例并行极化编码方案785基于根据交叉奇偶校验函数直接从信息比特段710计算得到的第一奇偶比特和根据自奇偶校验函数直接从信息比特段720计算得到的第二奇偶比特722的按位组合752生成掩码奇偶比特723。然后，在子信道集702上发送掩码的奇偶比特723。
在图7F中，实施例并行极化编码方案786以与实施例并行极化编码方案785相同的方式生成掩码奇偶比特723，并且根据自奇偶校验函数直接从信息比特段710生成奇偶比特711。此后，在子信道集701上发送奇偶比特711，并且在子信道集702上发送奇偶比特723。因为掩码奇偶比特723的输入参数是从与奇偶比特711相同的信息比特段计算的，应当理解，解码器可以比较或以其他方式处理掩码奇偶比特723和奇偶比特711的接收值，以确定信息比特段710的错误检测步骤是否可靠。同样，因为掩码奇偶比特723的另一个输入参数是从信息比特段720计算的，所以比较/处理掩码奇偶比特723和奇偶比特711的值还可以提供关于信息比特段720的错误检测步骤的可靠性的指示。
在图7G中，实施例并行极化编码方案787以与实施例并行极化编码方案785相同的方式生成掩码奇偶比特723，并且还根据交叉奇偶校验函数直接从信息比特段720生成奇偶比特721。此后，在子信道集701上发送奇偶比特721，并且在子信道集702上发送奇偶比特723。由于类似于上面关于图7F所讨论的原因，奇偶比特721和掩码奇偶比特723的接收值可以由解码器进行比较/处理，以确定对信息比特段710和/或信息比特段720的错误检测是否可靠。
在图7H中，实施例并行极化编码方案788以与实施例并行极化编码方案785相同的方式生成掩码奇偶比特723。另外，实施例并行极化编码方案788根据自奇偶校验函数直接从信息比特段710生成奇偶比特711，并且根据交叉奇偶校验函数直接从信息比特段720生成奇偶比特721。此后，在子信道集701上发送奇偶比特721、711，并且在子信道集702上发送奇偶比特723。类似于上面关于图7C、图7D以及图7F所讨论的原因，奇偶比特711、721和掩码奇偶比特723的接收值可以由解码器进行比较/处理，以确定对信息比特段710和/或信息比特段720的错误检测是否可靠。
在图7I中，实施例并行极化编码方案789以与实施例并行极化编码方案785相同的方式生成掩码奇偶比特723。另外，实施例并行极化编码方案788基于根据自奇偶校验函数直接从信息比特段710计算的第一奇偶比特和根据交叉奇偶校验函数直接从信息比特段720计算的第二奇偶比特的按位组合751掩码奇偶比特713。
类似于上面关于图7C、图7D以及图7F所讨论的原因，可以由解码器比较/处理掩码奇偶比特713、723的接收值，以确定信息比特段710和/或信息比特段720的错误检测是否可靠。例如，实施例并行极化编码方案789使用的按位组合751、752和自奇偶校验函数/交叉奇偶校验函数可以被配置成使得所得到的掩码奇偶比特713、723保证具有相同的值(或相反的值)，这意味着可以比较掩码奇偶比特713、723的接收值以确定这些比特是否被正确解码。
由给定的实施例并行极化编码方案781-789中的其中一个使用的用以计算奇偶比特711-723的交叉PC函数和/或自PC函数可以依赖于相同的基础奇偶校验算法或不同的奇偶校验算法。
同样地，由实施例并行极化编码方案789使用的按位组合751、752可以使用相同的按位运算或按位运算的相同组合来计算掩码奇偶比特713、723。或者，由实施例并行极化编码方案789使用的按位组合751、752可以依赖于不同的按位运算或按位运算的不同组合来计算掩码奇偶比特713、723。
图8是用于编码和发送具有极化比特交叉级联的并行极化编码数据流的实施例方法800的流程图，其可以由发送设备执行。在步骤810，发送设备基于信息比特段计算奇偶比特。在步骤820，发送设备在第一子信道集上发送第一信息比特段。在步骤830，发送设备在第二子信道集上发送第二信息比特段和从第一信息比特段计算的至少一个奇偶比特。
图9是用于接收和解码具有极化比特交叉级联的并行极化编码数据流的实施例方法900的流程图，其可以由接收设备执行。在步骤910，接收设备在第一子信道集上接收承载至少第一信息比特段的第一极化编码比特流。在步骤920，接收设备在第二子信道集上接收承载至少第二信息比特段的第二极化编码比特流以及至少部分地对应于第一信息比特段的奇偶比特。在步骤930，接收设备基于至少在第二子信道集上接收的奇偶比特对在第一子信道集上接收的第一信息比特段执行错误检测。
并行极化编码提供延迟改进。链式极化码用于使并行编码/解码能够使用更短的极化码，但仍然实现作为更长的极化码的类似的BLER性能。在各种实施例中，在代码段内和代码段上构造奇偶校验比特/函数，以便提高性能。
在各种实施例中，并行极化码的每个并行段包括段内的奇偶函数以及并行段与其他并行段之间的奇偶函数。在各种其他实施例中，对并行段进行并行极化编码和并行极化解码。在各种实施例中，自校验奇偶比特和交叉校验奇偶比特共存于并行极化代码段的其中一个或每个极化代码段中。
图10是实施例并行解码器1300的图，其包括P+1个单独的解码器1010、1020、1330，每个解码器被配置为并行地解码段。单独的解码器1010、1020、1330包括SCL解码器和/或其他类型的解码器。
图11是传统的极化码构造的图，其中，所有比特位置根据极化可靠性被分成三个集合：信息比特集、冻结比特集和CRC比特集。冻结比特集采用较低的可靠位置，而信息比特集和CRC比特集采用较高的可靠位置。在生成这些可靠性值的许多方法中，[1]中的极化权重算法提供了一种简单的、SNR不相关的嵌套方法来生成它们。注意，这些比特集的实际位置分散在整个代码块上。CRC比特集通常占据最可靠的位置，以帮助在最后阶段选择正确的路径进行纠错。
图12是启用PC(奇偶校验)的极化码构造的图，其中，冻结比特集的子集被选择为“PC-(奇偶校验)-冻结比特集”，其上设置了PC(奇偶校验)函数以进行纠错：在每个奇偶校验比特位置处，涉及该比特上的奇偶校验函数的所有先前解码的比特将有助于修剪(prune)列表解码树以及SC(连续消除)解码路径。因此，具有一些错误解码比特的这些路径更有可能在运行中被消除。显然，奇偶校验函数必须是前向的，仅仅为了以与任何基于SC的解码器保持一致。
如本文使用的，K是指信息比特长度、M是指代码块长度、N是指母码块长度，等于L是指SCL解码器的列表大小、R是指码率(K/M)、R’是指母码率(K/N)、Q是指有序序列、P是指打孔集、m是指段的数量
图13是被分解成多个并行段的非分段极化码块的图。所述非分段极化码块包括奇偶校验比特/奇偶校验函数。非分段极化码可能已经被分组为冻结比特集、动态冻结比特(或奇偶校验比特)集和信息比特集。段(段#0、段#1、段#n-1)被配置为在编码器处利用极化编码并行编码并且在解码器中并行极化解码。每个段包括冻结比特集、动态冻结比特集以及信息比特集。每个段包括自奇偶校验比特和交叉奇偶校验比特。自奇偶校验比特校验段内的奇偶，交叉奇偶校验比特校验不同段上的奇偶。交叉奇偶校验比特可以校验所有并行段之间的交叉奇偶或仅校验段的子集的交叉奇偶。
图14是具有奇偶校验函数的Arikan极化编码器的图。奇偶校验函数可以是自奇偶校验函数或交叉奇偶校验函数。
当奇偶校验函数是自奇偶校验函数时，奇偶校验函数可以执行三个步骤。第一个 步骤是：在给定R和K的情况下，校验可靠性顺序(Q)，并在[1]中提供的方法中确定打孔比特集(P)。第二个步骤是：从该Q序列中确定冻结比特集、PC冻结比特集以及信息比特集。该步骤可包括以下子步骤。(i)鉴于步骤#1给出的Q序列(按升序可靠性排序)，我们自然地将它们分成三个子集，(N-M)-子集、(M-K)-子集、(K)-子集：(ii)在(K)-子集中找到最小的行权重并将其表示为dmin，其中，行权重是其Kronecker矩阵的比特位置(子信道)的行中的“1”的数量。然后将n计为(K)-子集中具有与dmin相同的行权重的比特位置数量。(iii)计算Fp＝ceil(Log2(N*K)/2)和预标志PC冻结比特。如果n<Fp，则根据降序可靠性顺序选择并标记具有行权重dmin的(Fp+n)/2个子信道作为冻结比特；此外根据降序可靠性顺序选择并标记具有行权重2×dmin的(Fp-n)/2个子信道作为PC冻结比特。如果n≥Fp，则根据降序可靠性顺序选择并标记具有行权重dmin的Fp个子信道作为PC冻结比特。(iv)确定信息、PC冻结以及冻结比特的位置。该子步骤可包括以下组成(a)跳过标记的比特位置，从最右边到最左边(以可靠性降序顺序)逐个选择信息比特的位置，直到信息比特位置的数量达到K。(b)首先将剩余的比特位置标记为冻结比特。(c)从具有等于PC冻结比特的行权重的冻结比特位置(步骤2.3中的预标记)中选择作为附加的PC冻结比特。(d)根据所述信息、PC冻结和冻结比特集，准备比特序列{a0,a1,,,aN-1}进行编码，将K信息比特插入其中并标记PC冻结和冻结比特。第 三个步骤是：在编码PC冻结比特之前，在PC冻结比特集上应用奇偶校验函数。
具有主长度值的寄存器上的循环移位用于奇偶校验函数。假设{a0,a1,,,aN-1}是在步骤2中获得的比特序列。循环移位寄存器可以如下操作：(1)将p长度循环移位寄存器y[0],…,y[p-1]初始化为0。(2)对于i＝0到N-1，读取第i个比特ai；并且基于ai循环左移所述寄存器。如果ai是信息比特：该比特不变，则更新y[0]＝(ai异或y[0])。如果ai是PC冻结比特，则设置ai＝y[0]。如果ai是冻结比特：设置ai＝0。
图15是循环移位寄存器操作的图。描述了用于解码的PC(奇偶校验)-SCL解码器。解码器处的循环移位寄存器操作与编码过程的相同。在一个示例中，为奇偶校验启用的极化码生成奇偶校验矩阵W。代码块长度为N＝16，信息比特长度为K＝8。使用极化权重方法，子信道的可靠性可按如下顺序排序[u0,u1,u2,u4,u8,u3,u5,u6,u9,u10,u12,u7,u11,u13,u14,u15]。在该示例中，子信道[u9,u10,u12,u7,u11,u13,u14,u15]的最小权重dmin是4，并且它们的数量是n＝3。根据定义，Fp＝ceil(Log2(N*K)/2)＝4，并且n<Fp。因此，该方法选择具有权重dmin＝4的flo或((Fp+n)/2)＝3个子信道和具有权重2*dmin＝8的flo或((Fp-n)/2)＝0个子信道作为PC冻结比特。通过降序极化权重顺序，这些冻结比特是[u9,u10,u12]。然后，根据降序极化顺序映射信息和附加冻结比特。信息比特集是[u3,u5,u6,u7,u11,u13,u14,u15]，冻结比特集是[u0,u1,u2,u4,u8,u9,u10,u12]。通过选择权重为4的冻结比特，PC冻结比特集设置为[u9,u10,u12]。p＝5的主长度循环寄存器用于为[u9,u10,u12]中的每个PC冻结比特构建奇偶函数。对于u9，奇偶函数将是[u4,u9]，因为u4是冻结比特并且不参与循环寄存器中的异或运算，所以u9也变为静态冻结比特。对于u10和u12，奇偶函数是[u5,u10]和[u7,u12]，其中，u5和u7是信息比特。
图16是使用上述方法构造的奇偶校验矩阵的图。从W我们得到0＝u0＝u1＝u2＝u4＝u8＝u9作为冻结比特，u10和u12作为PC冻结比特，其中自奇偶校验函数为u10＝u5,u12＝u7。图17是解码分段技术的实施例的图。图18是具有奇偶校验函数的非分段极化码的图。u向量由信息比特和冻结比特组成，这些比特被置于信息比特集和冻结比特集上。然后计算一些奇偶校验比特并将其置于PC冻结集上以形成向量x。在乘以N维Kronecker矩阵之后，编码比特向量是y。在解码侧，基于SC的解码器将逐个恢复u向量。
图19是具有奇偶校验函数的双段极化码的图。如果编码器如图19中那样置换向量x，则可以将解码器从c0,c1,…,cN-1分段成两个部分。每个段可以有自己的解码器、信道LLR输入、(自)奇偶校验并且通过交叉奇偶校验(分离自奇偶校验)相互链接。对c0,c1,…,cN-1的约束是从x导出的，这使得能够从两个分离的并行解码器的解码比特中恢复信息比特(u)。图20是解码分段过程的实施例的流程图。步骤#1和#2用于生成冻结比特位置集、PC冻结比特位置集和信息比特位置集(F,PF,I)，给定(M,N,K)。步骤3用于生成奇偶校验矩阵V以及对来自非分段W的每个段和来自步骤2的(F,PF,I)进行分段(F’,PF’,I’)。
图21是双分段解码器的图。我们给出了一个用于为m＝2(双)分段的链式极化码生成奇偶校验矩阵V的示例。由于c0,c1,…,cN-1是具有置换的x0,x1,…,xN-1的一步极化的结果，我们将变换矩阵定义为T＝置换(kron(I,G))，即单位矩阵I和极化码内核的kronecker乘积，并置换行。置换是为了重新排列x0,x1,…,xN-1的阶数，对于两段的情况，它是[1,3,5,…,N-1,2,4,6,…,N]。将变换矩阵T与原始奇偶校验矩阵W相乘，我们得到链式极化码的奇偶校验矩阵为
根据V，0＝c0＝c4＝c8＝c12被映射到冻结比特，并且c9,c10,c13和c14被映射到交叉奇偶校验PC冻结比特，其中，链式极化码的交叉奇偶校验函数是c9＝c1,c10＝c2,c13＝c2+c5，并且c14＝c6+c11。这里，c0,c1,…c7属于第一段，c8,c9,…c15属于第二段。偶然的是，这个示例不存在自奇偶校验。应当理解，V通常包括自奇偶校验点和函数以及交叉奇偶校验点和函数。
在步骤4中，接收的N个比特软值(LLR)被分成m段，用于如图1所示的并行解码。并行解码器的输出是原始信息，即c0,c1,…,cN，的部分和。然后，执行对解码比特u0,u1,…,uN的一步极化处理。
对于并行极化解码器结构，PC-SCL解码器的m个示例并行执行并工作。来自步骤#3的用于交叉校验和自校验的奇偶校验矩阵V用于并行解码处理。在每个解码步骤，每个PC-SCL解码器扩展路径并独立地计算路径度量。满足不同PC-SCL解码器之间的交叉校验的路径的路径度量被交换和组合，即，当路径的交叉校验得到满足并且违反交叉校验的路径被安全地消灭(kill)时，属于不同PC-SCL解码器的路径被绑定。之后，每个PC-SCL解码器进行路径排序并完全并行修剪。通过最后阶段的输出决策，我们可以并行获得两个解码比特。
由于解码步骤从N减小到N/m，因此减少了解码延迟。此外，该构造基于长码，确保并行解码器的性能可以接近长极化码的性能。所提出的并行解码器更容易实现，因为在对应于各段的每个PC-SCL解码器中独立地更新对数似然(log-likelihood)和路径度量。
图22A和图22V示出了具有两个段的链式极化码的性能。使用了第2节中提到的编码和并行解码方法。
图22A至图22B示出了根据实施例的分段奇偶校验极化码的性能。图22A示出了经由QPSK调制的代码块长度N为4096且列表大小为32的多个代码的性能。将根据实施例的分段奇偶校验极化码的性能与其他代码进行比较。在图22A、图22B中，曲线图示出了Es/No上的块错误率(BLER)(编码后的信道比特或符号)。图22B示出了经由QPSK调制的代码块长度N为8192且列表大小为32的多个代码的性能。将根据实施例的分段奇偶校验极化码的性能与其他代码进行比较。
图23A示出了将自奇偶校验函数(奇偶校验矩阵)应用于非分段极化码块。将奇偶校验矩阵应用于非分段极化码块导致非分段极化码块包括奇偶校验比特(或奇偶校验函数)。经奇偶校验的非分段极化码块包括冻结比特集、动态冻结比特集以及信息比特集。将奇偶校验函数应用于极化码块可以被描述为将奇偶校验矩阵W应用于向量u。将奇偶校验矩阵W应用于向量u计算分配给冻结比特集的奇偶校验比特。在一个实施例中，可以在图23A中找到所获得的奇偶校验矩阵W。所得到的向量x包括冻结比特集、信息比特集以及奇偶校验比特集。在将向量x与诸如N维Kronecker矩阵的编码矩阵相乘之后，提供所得到的向量y(编码比特向量)。在解码器处，基于SCL(连续取消列表)的解码器可以逐比特地恢复u向量。
图23B示出了将自奇偶校验函数(奇偶校验矩阵)、交叉奇偶校验函数和分段应用于非分段极化码块。将奇偶校验矩阵应用于非分段极化码块导致非分段极化码块包括奇偶校验比特(或奇偶校验函数)。经奇偶校验的非分段极化码块包括冻结比特集、动态冻结比特集以及信息比特集。将奇偶校验函数应用于极化码块可以被描述为将奇偶校验矩阵W应用于向量u。将奇偶校验矩阵W应用于向量u计算分配给冻结比特集的奇偶校验比特。所得到的向量x包括冻结比特集、信息比特集以及奇偶校验比特集。将置换应用于向量x，以便生成向量c。向量c可以被描述为被分段并且在段之间具有交叉奇偶校验函数。当以矩阵形式写入时，用于自奇偶校验和交叉奇偶校验的奇偶校验矩阵可写为V＝WT，其中，T是置换矩阵。在将向量c与诸如N维Kronecker矩阵的编码矩阵相乘之后，生成所得到的向量y(编码比特向量)。在解码器处，基于SCL的解码器(具有多个单独的SCL解码器)可以逐比特地恢复u向量。
根据一个实施例，置换矩阵T可以定义为T＝置换(kron(I,G))，其中，I是单位矩阵，G是极化码内核。例如，G＝[0 1；1 1]。所述置换可以是奇偶置换[1,3,5,…,N-1,2,4,6,…,N]。其他置换也是可能的。在一个实施例中，可以在图12B中找到所获得的交叉奇偶校验矩阵V＝WT。冻结比特为0＝c0＝c1＝c8＝c9；交叉奇偶校验比特是c10、c12、c13以及c14，交叉奇偶校验函数是c10＝c2、c12＝c4、c13＝c2+c5并且c14＝c11+c6。在这种特定情况下，不存在自奇偶校验比特。
图24是可以由编码器执行的用于极化编码数据块的实施例方法2400的流程图。在步骤2410，解码器对非分段极化码块执行自奇偶校验编码。在步骤2420，解码器执行经奇偶校验编码的非分段极化码的并行分段。在步骤2430，解码器对并行段执行交叉奇偶校验编码。在步骤2440，解码器极化编码并行段。在步骤2450，编码器或与其连接的发射器将经极化编码的并行段发送给无线设备。步骤1410-1450可以按照所述顺序同时或者以其他顺序执行。
图25是用于解码所接收的极化编码信号的实施例方法2500的流程图，其可以由解码器执行。在步骤2510，解码器从另一无线设备接收经自奇偶校验和交叉奇偶校验编码的并行段。在步骤1520，解码器对接收的并行段进行解码。在步骤2530，解码器执行交叉奇偶校验解码。在步骤2540，解码器将各个段组装成经自奇偶校验编码的非分段极化码。在步骤2550，解码器对非分段极化码执行自奇偶校验。步骤2520-2550可以按照所述顺序同时或者以其他顺序执行。
图26是根据实施例的示例编码方法的流程图。图示示例方法2600包括在2602确定一个或多个编码参数。编码参数可以包括至少母码长度N，其可以从存储器读取或以其他方式提供。例如，可以基于给定的K和给定的码率R来计算N。在2606处，如本文所公开的那样确定子信道的可靠性顺序。例如，可以使用规则集来减少2606处确定子信道顺序所涉及的可靠性计算和多项式比较的数量，这可以使得当要编码或解码信息时在线确定子信道顺序成为可能。
当在2610处对信息进行编码时，在2606处确定的有序子信道序列可用于选择信息子信道、冻结子信道和/或其他类型的子信道。然后在2612发送码字。
图26中的示例方法旨在用于说明目的。其他实施例可涉及以各种方式中的任何一种执行图示操作、执行更少或额外的操作，和/或改变操作的执行顺序。
图27是根据另一实施例的这种编码方法2700的示例的流程图。示例方法2700涉及在2702处确定有序子信道序列并且在2704处存储所确定的有序子信道序列。在一些实现方式中，这些步骤可以是可选的和/或预先执行，与编码方法2700中的其他编码操作分开。例如，编码方法2700可以简单地包括通过从存储器检索或读取所存储的有序子信道序列来在2702确定有序子信道序列。存在其他可能性。
在2706确定一个或多个编码参数，其根据要选择的子信道的类型可能包括K或(N-K)，以上描述了可能涉及确定K或(N-K)的操作的示例。在2708处选择N个子信道中的K个最可靠子信道或(N-K)个最不可靠子信道。在2710处的编码涉及根据2708处的选择将输入比特编码到K个最可靠子信道上。在2702处发送由2710处的编码生成的码字。
示例方法2700旨在用于说明目的。其他实施例可能涉及以各种方式中的任何一种执行图示操作、执行更少或额外的操作，和/或改变操作的执行顺序。基于本公开，其他变化对于技术人员而言可以是或变得显而易见。例如，在实施例中，可以单独或以各种组合中的任何一种提供以下中的任何一个或多个：在第一子信道集上接收承载至少第一信息比特段的第一极化编码比特流；在第二子信道集上接收承载至少第二信息比特段的第二极化编码比特流和掩码奇偶校验比特；和/或根据在第一子信道集上接收的至少掩码奇偶校验比特，对在第一子信道集上接收的第一信息比特段执行错误检测。
尽管图26、图27示出了将在编码器(或发射器)处执行的示例操作，但是其他实施例可以在解码器(或接收器)处实现。可以在接收器处接收基于代码的码字的字并且基于由解码器或耦合到解码器的子信道选择器选择的子信道根据如图26、图27中任一所示的方法和/或本文中另外公开的方法对该字进行解码。
在另一实施例中，非暂时性处理器可读介质存储指令，所述指令在由一个或多个处理器执行时使得所述一个或多个处理器执行如本文所公开的方法。
图28是用于编码和发送码字的装置的框图。装置2800包括耦合到发射器模块2806的编码器模块2804。装置2800还包括耦合到编码器模块2804的代码处理模块2810和后编码处理模块2814。后编码处理模块2814还耦合到编码器模块2804和发射器模块2806。也在图28中示出的存储器2812耦合到编码器模块2804、代码处理模块2810、后编码处理模块2814以及发射器模块2806。虽然未示出，但是发射器模块2806可以包括调制器、放大器、天线和/或发射链的其他模块或组件，或者可选地可以被配置为与单独的(射频(Radio-Frequency,RF))发射模块通过接口连接。例如，装置2800的所有模块2804、2806、2810、2814中的一些可以以硬件或电路(例如，以一个或多个芯片组、微处理器、专用集成电路(application-specific integrated circuit,ASIC)、现场可编程门阵列(field-programmable gatearray,FPGA)、专用逻辑电路或其组合)实现以便生成如本文所述的用于由单独(RF)单元传输的码字。
在一些实施例中，存储器2812是2812处的非暂时性计算机可读介质，其包括用于由处理器执行的指令以实现和/或控制图28中的代码处理模块2810、编码器模块2804、后编码处理模块2814、发射器模块2806的操作，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以通过仅使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。软件产品可以存储在2812处的非易失性或非暂时性存储介质中，其可以是，例如，光盘只读存储器(compact disc read-only memory,CD-ROM)、通用串行总线(universal serial bus,USB)闪存盘或可移动硬盘。
在一些实施例中，编码器模块2804在诸如处理器的电路中实现，该电路被配置为对如本文所公开的输入比特进行编码。编码器模块2804可以被配置为将第一信息比特段映射到第一子信道集中的子信道、将第二段信息比特段映射到第二子信道集中的子信道、基于第一子信道集中的第一信息比特段计算至少第一奇偶比特并且基于第二子信道集中的第二信息比特段计算至少第二奇偶比特，和/或根据第一奇偶比特和至少第二奇偶比特的按位与、按位或或按位异或计算掩码奇偶比特。编码器模块2804还可以被配置为对至少第一信息比特段进行极化编码，并且另一编码器模块可以被配置为对至少第二信息比特段和掩码奇偶比特单独地极化编码。在编码器模块2804的基于处理器的实现方式中，用于配置处理器以执行编码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质，例如在存储器2812中，可以包括一个或多个固态存储器设备和/或具有可移动且可能可移动的存储介质的存储器设备。
代码处理模块2810可以在被配置为确定诸如母码块长度等编码参数的电路中实现，并且确定如本文所公开的有序子信道序列。在一些实施例中，代码处理模块2810使用处理器来实现。可以使用相同的处理器或其他电路或单独的处理器或电路来实现编码器模块2804和代码处理模块2810。如上面针对编码器模块2804所述，在代码处理模块2810的基于处理器的实现方式中，用于配置处理器以执行代码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，例如，存储器2812中。
与编码器模块2804和代码处理模块2810类似，后编码处理模块2814在诸如处理器的电路中实现，该电路被配置为执行各种后编码操作。例如，这些后编码操作可以包括速率匹配操作，例如打孔、缩短和/或交织。在后编码处理模块2814的基于处理器的实现方式中，用于配置处理器以执行后编码操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。在一个实施例中，后编码处理模块2814从要在传输之前应用于码字的打孔或缩短方案导出打孔或缩短方案。指示受后编码操作影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息可以反馈给代码处理模块2810，存储到存储器2812，或者由后编码处理模块2814使其可用于代码处理模块2810。
在代码处理模块2810的一些实施例中，可以基于来自后编码处理模块2814的信息来确定编码参数和/或有序子信道序列。例如，可以基于由后编码处理模块2814确定的速率匹配方案来确定有序子信道序列。相反，在一些其他实施例中，后编码处理模块2814可以基于由代码处理模块2810确定的编码参数和/或有序子信道序列来确定速率匹配方案。在其他一些实施例中，共同执行和优化在代码处理模块2810和后编码处理模块2814内进行的确定。
装置2800可以实现本文公开的各种其他特征中的任何一个。例如，编码器模块2804、发射器模块2806、代码处理模块2810和/或后编码处理模块2814可以被配置为实现以上参考图26和图27列出或以其他方式描述的任何一个或多个特征。
在一些可选实施例中，本文描述的编码器模块2804、发射器模块2806、代码处理模块2810和/或后编码处理模块2814的功能可以在硬件中或者可选地在软件中完全或部分地实现，例如在存储在诸如2812的存储器中并且由装置2800的一个或多个处理器执行的模块中。
因此，装置可以包括处理器、以及诸如2812的存储器，耦合到处理器并且存储，在由处理器执行时，使处理器执行与上面描述编码器模块2804、发射器模块2806、代码处理模块2810和/或后编码模块2814有关的上面描述的功能和/或实施例的指令。
图29是用于接收和解码码字的示例装置的框图。装置2900包括接收器模块2904，其被配置为接收无线发送的信号并且耦合到解码器模块2906。装置2900还包括耦合到解码器模块2906的代码处理模块2910和预解码处理模块2914。预解码处理模块2914还耦合到解码器模块2906和接收器模块2904。图29中还示出的存储器2912耦合到解码器模块2906、代码处理模块2910、接收器模块2904以及预解码处理模块2914。
虽然未示出，接收器模块2904可以包括天线、解调器、放大器和/或接收链的其他模块或组件，或者可以可选地被配置为与单独的(射频-RF)接收模块通过接口连接。例如，装置2900的所有模块2904、2906、2910、2912、2914中的一些可以以硬件或电路(例如，以一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合)实现，以便接收基于如本文所述的极化码的码字的字。解码比特在2920处输出以用于进一步的接收器处理。
在一些实施例中，存储器2912是非暂时性计算机可读介质，其包括由处理器执行的指令以实现和/或控制图29中的接收器模块2904、解码器模块2906、代码处理模块2910和预解码处理模块2914的操作，和/或以其他方式控制本文描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其他实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，并且指令可以作为固件提供。可以通过仅使用硬件来实现一些实施例。在一些实施例中，由处理器执行的指令可以以软件产品的形式体现。软件产品可以存储在2912处的非易失性或非暂时性存储介质中，该存储介质可以是例如CD-ROM、USB闪存盘或可移动硬盘。
解码器模块2906在诸如处理器的电路中实现，该电路被配置为解码如本文所公开的接收的码字。在解码器模块2906的基于处理器的实现方式中，用于配置处理器以执行解码操作的处理器可执行指令存储在非暂时性处理器可读介质中。非暂时性介质，例如在存储器2912中，可以包括一个或多个固态存储器设备和/或具有可移动和可能可移动存储介质的存储器设备。
代码处理模块2910在电路中实现，该电路被配置为确定(并存储到存储器2912)如本文所公开的有序子信道序列。在代码处理模块2910的基于处理器的实现方式中，用于配置处理器以执行代码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。表示有序子信道序列和/或所选子信道的信息可以由代码处理模块2910提供给解码器模块2906，用于解码接收的字，和/或由代码处理模块2910存储在存储器2912中以供解码器模块2906随后使用。
与解码器模块2906和代码处理模块2910类似，预解码处理模块2914在诸如处理器的电路中实现，该电路被配置为执行预解码操作。这些操作可以包括接收器/解码器侧速率匹配操作，也称为解速率匹配操作，诸如去穿孔(de-puncturing)和/或去缩短(de-sh或tening)以反转在编码器/发射器侧应用的穿孔/缩短，例如。在预解码处理模块2914的基于处理器的实现方式中，用于配置处理器以执行预解码处理操作的处理器可执行指令存储在非暂时性处理器可读介质中，其示例在上面描述。在一个实施例中，预解码处理模块2914从要应用于接收的码字的打孔或缩短方案导出打孔或缩短方案。指示受预解码处理影响的比特位置和/或子信道的信息，或者可以确定这些比特位置或子信道的信息可以反馈给代码处理模块2910，存储到存储器2912，或者由预解码处理模块2914使其可用于代码处理模块2910。
在代码处理模块2910的一些实施例中，可以基于来自预解码处理模块2914的信息来确定有序子信道序列。例如，可以基于由预解码处理模块2914确定的速率匹配方案来确定有序子信道序列。相反，在一些其他实施例中，预解码处理模块2914可以基于由代码处理模块2910确定的编码参数和/或有序子信道序列来确定速率匹配方案。在其他一些实施例中，共同执行和优化在代码处理模块2910和预解码处理模块2914内进行的确定。
在一些可选实施例中，本文描述的接收器模块2904、解码器模块2906、代码处理模块2910和/或预解码处理模块2914的功能可以在软件或模块中完全或部分地实现，例如，在存储在存储器2912中并且由装置2900的一个或多个处理器执行的接收和解码模块中。
因此，装置可以包括处理器、以及诸如2912的存储器，耦合到处理器并且存储，在由处理器执行时，使处理器执行本文公开的功能和/或实施例，或者对应于本文公开的发送/编码操作的接收/解码操作。
装置2900可以实现本文公开的各种其他特征中的任何特征。例如，解码器模块2906、接收器模块2904、代码处理模块2910和/或预解码处理模块2914可以被配置为实现与上述编码/发送特征相对应的接收/解码特征中的任何一个或多个。
图30示出了可以实现本公开实施例的示例通信系统3000。通常，通信系统100使多个无线或有线元件能够传输数据和其他内容。通信系统3000的目的可以是经由广播、窄播、用户设备向用户设备提供内容(语音、数据、视频、文本)等。通信系统3000可以通过共享诸如带宽的资源来操作。
在该示例中，通信系统3000包括电子设备(electronic device,ED)3010a-3010c、无线接入网络(radio access network,RAN)3020a-3020b、核心网络3030、公共交换电话网络(public switched telephone network,PSTN)3040、互联网3050以及其他网络3060。尽管图30中示出了特定数量的这些组件或元件，但是可以包括任何合理数量的这些组件或元件。
ED 3010a-3010c和基站3070a-3070b是可以被配置为实现本文描述的一些或全部功能和/或实施例的通信设备的示例。例如，ED 3010a-3010c和基站3070a-3070b中的任何一个可以被配置为实现上述编码或解码功能(或两者)。在另一个示例中，ED 3010a-3010c和基站3070a-3070b中的任何一个可以包括上面关于图28和图29描述的装置1100、装置2900或两者。
ED 3010a-3010c被配置为在通信系统3000中操作、通信或两者。例如，ED 3010a-3010c被配置为经由无线或有线通信信道发送、接收或两者。每个ED 3010a-3010c代表用于无线操作的任何合适的终端用户设备，并且可以包括这样的设备(或可以称为)，诸如用户设备(user equipment/device,UE)、无线发射/接收单元(wireless transmit/receiveunit,WTRU)、移动台、固定或移动用户单元、蜂窝电话、站(station,STA)、机器类型通信(machine type communication,MTC)设备、个人数字助理(personal digital assistant,PDA)、智能手机、笔记本电脑、计算机、平板电脑、无线传感器或消费电子设备。
在图30中，RAN 3020a-3020b分别包括基站3070a-3070b。每个基站3070a-3070b被配置为与ED 3010a-3010c中的一个或多个无线地通过接口连接以能够访问任何其他基站3070a-3070b、核心网络3030、PSTN 3040、互联网3050和/或其他网络3060。例如，基站3070a-3070b可以包括(或者是)几个众所周知的设备中的一个或多个，例如，基站收发信台(base transceiver station,BTS)、Node-B(NodeB)、演进型NodeB(eNodeB)、家庭eNodeB、gNodeB、传输点(transmission point,TP)、站点控制器、接入点(access point,AP)或无线路由器。任何ED 3010a-3010c可以替代地或附加地配置为与任何其他基站3070a-3070b、互联网3050、核心网络3030、PSTN 3040、其他网络3060或前述的任一组合通过接口连接、访问或通信。通信系统3000可以包括RAN，例如RAN 3020b，其中，相应的基站3070b经由互联网3050访问核心网络3030，如图所示。
ED 3010a-3010c和基站3070a-3070b是通信设备的示例，其可以被配置为实现本文描述的一些或全部功能和/或实施例。在图30所示的实施例中，基站3070a形成RAN 3020a的一部分，其可以包括其他基站、基站控制器(BSC)、无线网络控制器(RNC)、中继节点、元件和/或设备。任何基站3070a、3070b可以是单个元件，如图所示，或者是多个元件，分布在相应的RAN中，或者是其他情况。而且，基站3070b形成RAN 3020b的一部分，RAN 3020b可以包括其他基站、元件和/或设备。每个基站3070a-3070b在特定地理区域或区域(有时称为“小区”或“覆盖区域”)内发送和/或接收无线信号。可以将小区进一步划分为小区扇区，并且基站3070a-3070b可以例如使用多个收发器来向多个扇区提供服务。在一些实施例中，可以建立微微(pico)或毫微微小区(femto cell)，其中，无线接入技术支持这种小区。在一些实施例中，每个小区可以使用多个收发器，例如使用多输入多输出(multiple-input multiple-output,MIMO)技术。所示的RAN 3020a-3020b的数量仅是示例性的。在设计通信系统3000时可以预期任何数量的RAN。
基站3070a-3070b使用无线通信链路，例如射频(radio frequency,RF)、微波、红外(infrared,IR)等，通过一个或多个空中接口3090与ED 3010a-3010c中的一个或多个进行通信。空中接口3090可以使用任何合适的无线接入技术。例如，通信系统3000可以实现一种或多种信道访问方法，诸如在空中接口3090中的码分多址(code division multipleaccess,CDMA)、时分多址(time division multiple access,TDMA)、频分多址(frequencydivision multiple access,FDMA)、正交FDMA(或thogonal FDMA,OFDMA)或单载波FDMA(single-carrier FDMA,SC-FDMA)。
基站3070a-3070b可以实现通用移动电信系统(Universal MobileTelecommunication System,UMTS)地面无线电接入(UMTS Terrestrial Radio Access,UTRA)以使用宽带CDMA(wideband CDMA,WCDMA)建立空中接口3090。在这样做时，基站3070a-3070b可以实现诸如HSPA、HSPA+可选地包括HSDPA、HSUPA或两者的协议。或者，基站3070a-3070b可以使用LTE、LTE-A和/或LTE-B与演进的UTMS地面无线电接入(Evolved UTMSTerrestrial Radio Access,E-UTRA)建立空中接口3090。预期通信系统3000可以使用多信道接入功能，包括如上所述的这种方案。其他用于实现空中接口的无线技术包括IEEE802.11、802.15、802.16、CDMA2000、CDMA2000 1X、CDMA2000EV-DO、IS-2000、IS-95、IS-856、GSM、EDGE以及GERAN。当然，可以利用其他多址方案和无线协议。
RAN 3020a-3020b与核心网络3030通信，以向ED 3010a-3010c提供各种服务，诸如语音、数据和其他服务。RAN 3020a-3020b和/或核心网络3030可以与一个或多个其他RAN(未示出)直接或间接通信，其可以或可以不直接由核心网络3030服务，并且可以或可以不采用与RAN 3020a、RAN 3020b或两者相同的无线接入技术。核心网络3030还可以用作(i)RAN 3020a-3020b或ED 3010a-3010c或两者与(ii)其他网络(诸如PSTN 3040、互联网3050以及其他网络3060)之间的网关接入。另外，ED 3010a-3010c中的一些或全部可以包括使用不同无线技术和/或协议通过不同无线链路与不同无线网络通信的功能。ED 3010a-3010c可以经由有线通信信道与服务提供商或交换机(未示出)以及互联网3050通信，而不是无线通信(或除此之外)。PSTN 3040可以包括用于提供普通老式电话服务(plain oldtelephone service,POTS)的电路交换电话网络。互联网3050可以包括由计算机和子网(内联网)或两者构成的网络，并且包含诸如IP、TCP、UDP等协议。ED 3010a-3010c可以是能够根据多种无线接入技术操作的多模设备，并且包含支持这种技术所必需的多个收发器。
图31A和图31B示出了可以实现根据本公开的方法和教导的示例设备。更具体地，图31A示出了示例ED 3010，图31B示出了示例基站3070。这些组件可以用在通信系统3000中或任何其他合适的系统中。
如图31A所示，ED 3010包括至少一个处理单元3100。处理单元3100实现ED 3010的各种处理操作。例如，处理单元3100可以执行信号编码、数据处理、功率控制、输入/输出处理或使ED 3010能够在通信系统3000中操作的任何其他功能。处理单元3100还可以被配置为实现以上更详细描述的一些或全部功能和/或实施例。每个处理单元3100包括被配置为执行一个或多个操作的任何合适的处理或计算设备。每个处理单元3100可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
ED 3010还包括至少一个收发器3102。收发器3102被配置为调制数据或其他内容以供至少一个天线或网络接口控制器(Network Interface Controller,NIC)传输。收发器3102还被配置为解调由至少一个天线3104接收的数据或其他内容。每个收发器3102包括用于生成用于无线或有线传输的信号，和/或处理无线或有线接收的信号的任何合适的结构。每个天线3104包括用于发送和/或接收无线或有线信号的任何合适的结构。可以在ED 3010中使用一个或多个收发器3102，并且可以在ED 3010中使用一个或多个天线3104。尽管示出为单个功能单元，但是收发器3102也可以使用至少一个发射器和至少一个单独的接收器来实现。ED 3010还包括一个或多个输入/输出设备3106或接口(诸如到互联网3050的有线接口)。输入/输出设备3106允许与用户或网络中的其他设备进行交互。每个输入/输出设备3106包括用于向用户提供信息或从用户接收信息的任何合适的结构，诸如扬声器、麦克风、小键盘、键盘、显示器或触摸屏，包括网络接口通信。
此外，ED 3010包括至少一个存储器3108。存储器3108存储由ED 3010使用、生成或收集的指令和数据。例如，存储器3108可以存储被配置为实现上述功能和/或实施例中的一些或全部并且由处理单元3100执行的软件指令或模块。每个存储器3108包括任何合适的易失性和/或非易失性存储和检索设备。可以使用任何合适类型的存储器，诸如随机存取存储器(random access memory,RAM)、只读存储器(read only memory,ROM)、硬盘、光盘、用户识别模块(subscriber identity module,SIM)卡、记忆棒、安全数字(secure digital,SD)存储卡等。
如图31B所示，基站3070包括至少一个处理单元3150、至少一个发射器3152、至少一个接收器3154、一个或多个天线3156、至少一个存储器3158以及一个或多个输入/输出设备或接口3166。可以使用未示出的收发器来代替发射器3152和接收器3154。调度器3153可以耦合到处理单元3150。调度器3153可以包括在基站3070内或与基站3070分开操作。处理单元3150实现基站3070的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理或任何其他功能。处理单元3150还可以被配置为实现以上更详细描述的一些或全部功能和/或实施例。每个处理单元3150包括被配置为执行一个或多个操作的任何合适的处理或计算设备。每个处理单元3150可以例如包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
每个发射器3152包括用于为一个或多个ED或其他设备生成用于无线或有线传输的信号的任何合适的结构。每个接收器3154包括用于处理从一个或多个ED或其他设备无线地或有线地接收的信号的任何合适的结构。尽管示出为单独的组件，但是至少一个发射器3152和至少一个接收器3154可以组合成收发器。每个天线3156包括用于发送和/或接收无线或有线信号的任何合适的结构。虽然这里示出的公共天线3156耦合到发射器3152和接收器3154，但是一个或多个天线3156可以耦合到发射器3152，并且一个或多个单独的天线3156可以耦合到接收器3154。每个存储器3158包括任何合适的易失性和/或非易失性存储和检索设备，诸如上面结合ED 3010描述的那些。存储器3158存储由基站3070使用、生成或收集的指令和数据。例如，存储器3158可以存储被配置为实现上述功能和/或实施例中的一些或全部并且由处理单元3150执行的软件指令或模块。
每个输入/输出设备3166允许与用户或网络中的其他设备进行交互。每个输入/输出设备3166包括用于向用户提供信息或从用户接收/提供信息的任何合适的结构，包括网络接口通信。
这里公开的各种实施例涉及使用较小数量的有序序列来指定子信道序列。这可以减少有序序列存储的存储空间要求。
提供先前对一些实施例的描述是为了使所属领域的技术人员能够制作或使用根据本发明的装置、方法或处理器可读介质。
对本文描述的实施例的各种修改对于本领域技术人员而言是显而易见的，并且本文描述的方法和设备的一般原理可以应用于其他实施例。因此，本公开不旨在限于本文所示的实施例，而是与符合本文公开的原理和新颖特征的最宽范围相一致。
例如，尽管主要参考比特来描述实施例，但是其他实施例可涉及非二进制和/或多比特符号。如果一个子信道可以发送多于一个比特，则可以将几个比特组合成定义的字母表中的符号，并且为每个子信道编码非二进制符号。因此，极化内核不限于二进制内核。还构想了符号级(Galois字段)或非二进制内核。非二进制内核因其比二进制内核更高的极化程度而可能是优选的。然而，对于非二进制内核，解码计算复杂度更高，因为解码器将处理符号而不是比特。
非二进制内核具有二进制内核的特征。此外，非二进制内核可以与二进制内核组合或级联以形成一个极化码。尽管这里使用Arikan 2×2二进制内核作为示例，但是所公开的特征可以扩展到其他类型的极化内核。
本公开主要涉及2×2内核作为示例以说明和解释说明性实施例。然而，应该理解，本文所公开的用于选择子信道的技术也可以应用于其他类型的极化内核，诸如由非两个素数维度内核、非主要维度内核和/或由不同(主要或非主要)维度内核的组合形成的更高维度内核。
如上所述，已经选择极化码用于新的5G空中接口的上行链路和下行链路eMBB控制信道编码，也称为5G新空口(NR)。这里公开的技术不仅可以用于控制信道上的控制数据，还可以用于任何类型的信道(例如数据信道)上的其他类型的数据(例如用户数据)。
本文描述的说明性示例涉及按可靠性度量的递增顺序的子信道序列。在其他实施例中，可以使用处于可靠性递减顺序的有序序列。类似地，序列可以以可靠性递增顺序生成，而不是从更可靠的信道开始并通过添加具有逐渐递减可靠性的子信道来建立序列。
无线设备、传输点或接收点，例如，网络组件或用户设备，均可包括编码器和解码器。特定设备可以利用所示的所有组件，或者仅利用组件的子集，并且集成级别可以随设备而变化。此外，设备可以包含组件的多个实例，例如多个处理单元、处理器、存储器、发射器、接收器等。处理系统可以包括配备有一个或多个输入/输出设备的处理单元、诸如扬声器、麦克风、鼠标、触摸屏、小键盘、键盘、打印机、显示器等。处理单元可以包括中央处理单元(central processing unit,CPU)、存储器、大容量存储设备、视频适配器以及连接到总线的I/O接口。
总线可以是任何类型的若干总线架构中的一个或多个，包括存储器总线或存储器控制器、外围总线、视频总线等。CPU可以包括任何类型的电子数据处理器。存储器可以包括任何类型的系统存储器，诸如静态随机存取存储器(static random access memory,SRAM)、动态随机存取存储器(dynamic random access memory,DRAM)、同步DRAM(synchronous DRAM,SDRAM)、只读存储器(read-only memory,ROM)、它们的组合等。在一个实施例中，存储器可以包括用于启动时使用的ROM，以及用于在执行程序时使用的用于程序和数据存储器的DRAM。
大容量存储设备可以包括任何类型的存储设备，其被配置为存储数据、程序和其他信息，并使数据、程序和其他信息可通过总线访问。大容量存储设备可以包括例如固态驱动器、硬盘驱动器、磁盘驱动器、光盘驱动器等中的一个或多个。
视频适配器和I/O接口提供将外部输入和输出设备耦合到处理单元的接口。如图所示，输入和输出设备的示例包括耦合到视频适配器的显示器和耦合到I/O接口的鼠标/键盘/打印机。其他设备可以耦合到处理单元，并且可以使用额外的或更少的接口卡。例如，诸如通用串行总线(USB)(未示出)的串行接口可用于为打印机提供接口。
处理单元还包括一个或多个网络接口，其可以包括有线链路，诸如以太网电缆等，和/或到接入节点或不同网络的无线链路。网络接口允许处理单元通过网络与远程单元通信。例如，网络接口可以经由一个或多个发射器/发射天线和一个或多个接收器/接收天线提供无线通信。在一个实施例中，处理单元耦合到局域网或广域网，用于与诸如其他处理单元、互联网、远程存储设施等的远程设备进行数据处理和通信。
以下参考文献涉及本申请的主题。这些参考文献中的每一篇均通过引用整体并入本文：
·序列号为62/396,618的临时申请：“用于分配动态冻结比特并在极化码中构造动态冻结比特的奇偶校验函数的方法和装置”(Method and Device for AssigningDynamic Frozen Bits and Constructing a Parity Function on Them in a PolarCode)。
虽然已经参考说明性实施例描述了本发明，但是本说明书并不旨在以限制意义来解释。参考说明书，本领域技术人员将清楚说明性实施例的各种修改和组合以及本发明的其他实施例。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

Claims (24)

1.一种用于极化码编码的方法，所述方法包括：
在第一子信道集上发送至少第一信息比特段；以及
在第二子信道集上发送至少第二信息比特段和掩码奇偶比特，其中，所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。
2.根据权利要求1所述的方法，其中，直接从所述第一信息比特段计算得到所述第一奇偶比特，并且直接从所述第二信息比特段计算得到所述第二奇偶比特。
3.根据权利要求1所述的方法，还包括：
将所述第一信息比特段映射到所述第一子信道集中的子信道；
将所述第二信息比特段映射到所述第二子信道集中的子信道；以及
基于所述第一子信道集中的所述第一信息比特段计算至少所述第一奇偶比特并且基于所述第二子信道集中的所述第二信息比特段计算至少所述第二奇偶比特。
4.根据权利要求1所述的方法，其中，所述掩码奇偶比特在所述第二子信道集中的单个子信道上发送。
5.根据权利要求4所述的方法，其中，所述第一奇偶比特、所述第二奇偶比特以及所述掩码奇偶比特不在所述第一子信道集上发送。
6.根据权利要求4所述的方法，其中，所述掩码奇偶比特在所述第二子信道集中的单个子信道和所述第一子信道集中的单个子信道两者上发送。
7.根据权利要求4所述的方法，其中，所述第一奇偶比特在所述第一子信道集中的单个子信道上发送。
8.根据权利要求4所述的方法，其中，所述第一奇偶比特和所述第二奇偶比特在所述第二子信道集中的不同子信道上发送。
9.根据权利要求8所述的方法，其中，所述第一奇偶比特和所述第二奇偶比特均不在所述第一子信道集上发送。
10.根据权利要求8所述的方法，其中，所述第一奇偶比特和所述第二奇偶比特在所述第一子信道集上发送。
11.根据权利要求4所述的方法，其中，所述第一奇偶比特在所述第二子信道集中的单个子信道上发送，而不在所述第一子信道集中的任一子信道上发送，并且所述第二奇偶比特在所述第一子信道集中的单个子信道上发送，而不在所述第二子信道集中的任一子信道上发送。
12.根据权利要求1所述的方法，还包括：
根据所述第一奇偶比特和至少所述第二奇偶比特的按位与计算所述掩码奇偶比特。
13.根据权利要求1所述的方法，还包括：
根据所述第一奇偶比特和至少所述第二奇偶比特的按位或计算所述掩码奇偶比特。
14.根据权利要求1所述的方法，还包括：
根据所述第一奇偶比特和至少所述第二奇偶比特的按位异或计算所述掩码奇偶比特。
15.根据权利要求1所述的方法，还包括：
在发送之前，
极化编码至少所述第一信息比特段；以及
单独地极化编码至少所述第二信息比特段和所述掩码奇偶比特。
16.根据权利要求1所述的方法，其中，所述掩码奇偶比特是循环冗余校验CRC比特、奇偶校验比特或纠错码ECC比特。
17.一种装置，包括：
处理器；以及
非暂时性计算机可读存储介质，存储所述处理器执行的程序，所述程序包括指令用以：
在第一子信道集上发送至少第一信息比特段；
在第二子信道集上发送至少第二信息比特段和掩码奇偶比特，其中，所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。
18.根据权利要求17所述的装置，其中，直接从所述第一信息比特段计算得到所述第一奇偶比特，并且直接从所述第二信息比特段计算得到所述第二奇偶比特。
19.一种用于极化码解码的方法，所述方法包括：
在第一子信道集上接收承载至少第一信息比特段的第一极化编码比特流；以及
在第二子信道集上接收承载至少第二信息比特段的第二极化编码比特流和掩码奇偶比特，其中，所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。
20.根据权利要求19所述的方法，其中，直接从所述第一信息比特段计算得到所述第一奇偶比特，并且直接从所述第二信息比特段计算得到所述第二奇偶比特。
21.根据权利要求19所述的方法，还包括：
根据在所述第一子信道集上接收的至少所述掩码奇偶比特对在所述第一子信道集上接收的所述第一信息比特段执行错误检测。
22.一种装置，包括：
处理器；以及
非暂时性计算机可读存储介质，存储所述处理器执行的程序，所述程序包括指令用以：
在第一子信道集上接收承载至少第一信息比特段的第一极化编码比特流；以及
在第二子信道集上接收承载至少第二信息比特段的第二极化编码比特流和掩码奇偶比特，其中，所述掩码奇偶比特的值等于从所述第一信息比特段计算的第一奇偶比特和从所述第二信息比特段计算的第二奇偶比特的按位组合。
23.根据权利要求22所述的装置，其中，所述程序进一步包括指令用以根据在所述第一子信道集上接收的至少所述掩码奇偶比特对在所述第一子信道集上接收的所述第一信息比特段执行错误检测。
24.根据权利要求22所述的装置，其中，直接从所述第一信息比特段计算得到所述第一奇偶比特，并且直接从所述第二信息比特段计算得到所述第二奇偶比特。
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