CN112994838A - 信道编码及译码方法和装置、信息传输系统 - Google Patents

信道编码及译码方法和装置、信息传输系统 Download PDF

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Abstract

本公开提供一种信道编码及译码方法和装置、信息传输系统。信道编码装置将信息码元序列Aa进行CRC运算以获得校验码CRC1a；对校验码CRC1a进行纠错处理以获得纠错码ECC2a；对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b；对第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]；将纠错码极化编码ECC2b与第三码元序列[Ac|CRC1c]合并，以得到信道编码结果，进而将信道编码结果发送给信道译码装置进行译码处理。本公开通过对CRC校验码进行纠错，从而避免因CRC校验码错误而导致选择错误备选译码路径，有效降低了误块率，提升译码性能。

Description

信道编码及译码方法和装置、信息传输系统
技术领域
本公开涉及通信领域，特别涉及一种信道编码及译码方法和装置、信息传输系统。
背景技术
2006年Erdal Arikan发现，通过对离散无记忆信道(Discrete MemorylessChannel，简称：DMC)进行信道组合与信道分解操作，在总的信道容量不变的情况下，使得一部分信道的容量增大，而另一部分信道的容量降低，呈现信道极化现象。Erdal Arikan提出了极化码构造方法，将信道极化后选择一部分容量大的信道传输信息，其他容量小的信道传输固定的信息，并给出了一种译码方案—连续消除算法(Successive Cancellation，简称：SC)，SC译码算法在译码时码元是连续按顺序译出，译码延时大，限制了系统的吞吐量。
信道极化是信道编码中普遍存在的现象，不同的是在一般的信道编码中信道是作为一个不变量，与编码无关，而在极化码中信道参数是编码时最重要参数，完全决定编码的结果，极化码的译码则决定了编码的性能。
极化编码的基本思想是，信道发生极化现象，会使得一部分信道容量变为1，另一部分信道容量变为0，还有一部分信道容量介于1和0之间。
其中，在信息码元送入传输信道之前，信息码元u1，u2，…，uN经过一个矩阵GN进行变换，变换为已编码码元x1，x2，…，xN，然后送入信道进行传输，其中GN就是编码时所用到的生成矩阵。
对于码长为N(N＝2n,n≥0)的码字，由GN生成矩阵，则可以得到编码公式：x1 N＝u1 NGN。
设λ是信道集合{1，2，…，N}的一个子集，则上式可以表达为极化编码公式：x1 N＝uλGN(λ)⊕uλ cGN(λ c)，式中GN(λ)是从矩阵GN中选出的行组成的子矩阵，与所选择的用来传输信息比特的信道编码相对应。编码时λ和uλ c是固定的，uλ c一般全设置为0。信息码元序列uλ作为自由变量，随着uλ的改变就可以得到从uλ到x1 N的编码。
极化码可以由一些参量唯一表示，其形式为(N,K,λ,uλ c),其中N表示每个码字码元的个数，K表示信息码元的个数(挑选的信道的个数)，λ好信道的集合用来标示好信道的位置，uλ c是坏信道传输的比特值，一般全设置为0。
极化码使用SC译码算法，在译码时码元连续按顺序立即判定并译出，译出的过程同时也是删除的过程。由于SC译码算法中后一码元的判定依赖于前一码元，如果前一码元译码出错，将不该删除路径的删除了，就会影响到后一码元的译码结果，并且译码错误没有机会得到纠正。
列表SC译码算法(Successive Cancellation List，简称：SCL)改变SC只保留单一路径的做法，译码时保留l个备选路径,从中选择出现概率最大的作为译码结果。由于扩大了备选路径，大大降低错误删除最优路径的可能性，译码性能得到显著提高，但译码复杂性也同时增加了l倍。为了控制计算复杂度，列表SC译码算法译码时设置一个备选路径数目的最大值L，译码过程中检查备选路径的数目，当备选路径的数目超过L时，就将备选译码路径中出现概率低的路径删除，确保备选译码路径的数目在一定范围内，控制了计算复杂度。L取值越大译码的性能就越好。如果L＝2k(k是码字中信息位的长度)，则相当于最大似然译码，译码性能最好。
信道分为可靠的信道、不太可靠的信道和固定信道。如果选择不太可靠的信道传输信息位，则译码过程中发生的译码错误比特基本对应着不太可靠信道传输的信息位。内码由不太可靠的信道位和固定位组成。
CRC-SCL算法是在SCL译码算法的基础上，使用CRC(Cyclic Redundancy Check，循环冗余校验)作为辅助进行译码的一种改进SC译码算法。在CRC-SCL算法中，将CRC校验码作为内码加入传输信息中，作为信息码元的一部分进行极化码编码。SCL的内码由不可靠的信息位和固定位组成，CRC-SCL的内码由不可靠的信息位、固定位和CRC校验码组成。
CRC原理为：设编码前的原始信息多项式为P(x)，P(x)的最高幂次加1等于k；生成多项式为G(x)，G(x)的最高幂次等于r；CRC多项式为R(x)；编码后的带CRC的信息多项式为T(x)。则，发送方编码方法为：T(x)＝xrP(x)+R(x)，xrP(x)表示对应的二进制码序列左移r位，R(x)＝xrP(x)/G(x)。接收方的解码方法为：将T(x)除以G(x)，得到一个数，如果这个余数为0，则说明传输中无错误发生，否则说明传输有误。
在译码端，先由SCL译码算法产生备选译码码字，在备选码字中再依次进行CRC译码获得全部备选码字的CRC校验码，与备选码字的CRC校验码进行比较，如果一致，则选择该码字作为译码结果。如果有多个一致的CRC校验码或者全部不一致，则依然选取其中出现概率最大的候选码字作为译码结果。
在发生多个一致的CRC校验码时按照概率大小选择候选码字不一定是正确的选择，尤其是当出现概率接近时。
CRC校验码一致表明:1)码字在传输中没有发生错误；或者，2)码字在传输中发生的错误超过CRC的检测能力，其中一种特殊场景是码字中的信息位和CRC校验码在传输中同时发生错误，恰好使得CRC校验码一致。
CRC校验码码不一致表明：1)信息码元在传输中发生错误；或者,2)CRC校验码在传输中发生错误；或者，3)信息码元和CRC校验码在传输中发生错误。
CRC-SCL算法的缺陷是，译码时只需要一个CRC校验码一致即可完成译码，如果出现P个CRC校验码一致，意味着可能多达P个备选路径发生了CRC漏检。
有多个一致的CRC校验码表明发生了漏检，全部不一致则有可能发生了错检。漏检的原因是信息码元和校验码在传输中同时发生错误，并且相互抵消。错检的原因是信息码元在传输中没有发生错误，但因校验码在传输中发生错误所导致。
同一阶数的CRC多项式的漏检率相同，但同一阶数、不同的CRC多项式的校验能力不同，即，如果一个错误被一个CRC多项式检测出来，用同一阶数的另一个CRC多项式则可能发生漏检。
CRC校验码的作用有两个：一是作为链路层的校验码，二是辅助SCL检对，即从L条备选路径中挑出正确的译码路径，降低选择错误，以降低误块率。如果CRC校验码在传输中出错，只要在CRC校验码检测能力内就不会影响链路层的检测性能，但漏检的CRC错误会选出错误译码路径，导致误块率上升,或者导致控制信道的误警率上升。
由于存在干扰、信道衰落和均衡，信息码元在传输过程中会引入突发错误，通过交织编码可以将连续突发错误分散为伪随机错误。交织编码提高了CRC校验能力，却会提高CRC校验码出错的概率，导致误块率上升，因此CRC-SCL-交织编码的级联码的误块率在信噪比较低时会大于CRC-SCL的误块率。此外，由于打孔也可能删除CRC校验码某些比特位，因此需要特殊处理，避免CRC校验码比特位被删除。
发明内容
本公开提供一种信道编码和译码方案，以有效避免CRC校验码和交织编码级联导致低信噪比时误块率大幅度上升的情况发生。
根据本公开实施例的第一方面，提供一种信道编码方法，包括：将信息码元序列Aa进行CRC运算以获得校验码CRC1a；对所述校验码CRC1a进行纠错处理以获得纠错码ECC2a；对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b，其中第一类极化子信道的信道质量低于第二类极化子信道的信道质量；对所述第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]；将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
在一些实施例中，将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并包括：将所述纠错码极化编码ECC2b拼接到所述第三码元序列[Ac|CRC1c]后，以得到所述信道编码结果。
在一些实施例中，所述纠错处理为CRC纠错或奇偶校验纠错。
根据本公开实施例的第二方面，提供一种信道编码器，包括：校验编码模块，被配置为将信息码元序列Aa进行CRC运算以获得校验码CRC1a；纠错编码模块，被配置为对所述校验码CRC1a进行纠错处理以获得纠错码ECC2a；极化码编码模块，被配置为对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b，其中第一类极化子信道的信道质量低于第二类极化子信道的信道质量；交织编码模块，被配置为对所述第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]；合并模块，被配置为将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
在一些实施例中，合并模块被配置为将所述纠错码极化编码ECC2b拼接到所述第三码元序列[Ac|CRC1c]后，以得到所述信道编码结果。
在一些实施例中，所述纠错处理为CRC纠错或奇偶校验纠错。
根据本公开实施例的第三方面，提供一种信道编码器，包括：存储器，被配置为存储指令；处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如上述任一实施例所述的方法。
根据本公开实施例的第四方面，提供一种信道译码方法，包括：将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d；对所述第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]；对所述第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和所述纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e；利用所述纠错码ECC2e对所述第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g；利用所述第三校验码CRC1g对所述第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
在一些实施例中，所述纠错处理为CRC纠错或奇偶校验纠错。
根据本公开实施例的第五方面，提供一种信道译码器，包括：去合并模块，被配置为将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d；解交织模块，被配置为对所述第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]；译码模块，被配置为对所述第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和所述纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e；纠错模块，被配置为利用所述纠错码ECC2e对所述第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g；译码模块，被配置为利用所述第三校验码CRC1g对所述第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
在一些实施例中，所述纠错处理为CRC纠错或奇偶校验纠错。
根据本公开实施例的第六方面，提供一种信道译码器，包括：存储器，被配置为存储指令；处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如上述任一实施例所述的方法。
根据本公开实施例的第七方面，提供一种信息传输系统，包括：如上述任一实施例所述的信道编码器；如上述任一实施例所述的信道编码器。
根据本公开实施例的第八方面，提供一种计算机可读存储介质，其中，计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如上述任一实施例涉及的方法。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是根据本公开一个实施例的信道编码方法的流程示意图；
图2是根据本公开一个实施例的信道编码器的结构示意图；
图3是根据本公开另一个实施例的信道编码器的结构示意图；
图4是根据本公开一个实施例的信道译码方法的流程示意图；
图5是根据本公开一个实施例的信道译码器的结构示意图；
图6是根据本公开另一个实施例的信道译码器的结构示意图；
图7是根据本公开一个实施例的信息传输系统的结构示意图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
图1是根据本公开一个实施例的信道编码方法的流程示意图。在一些实施例中，下面的信道编码方法步骤由信道编码器执行。
在步骤101，将信息码元序列Aa进行CRC运算以获得校验码CRC1a。
在步骤102，对校验码CRC1a进行纠错处理以获得纠错码ECC2a。
在一些实施例中，纠错处理为CRC纠错处理或奇偶校验纠错处理。
在步骤103，对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b。
第一类极化子信道的信道质量低于第二类极化子信道的信道质量。也就是说，将可靠性最高的第二类极化子信道(即P类子信道)用于传输纠错码信息，将Q类子信道(除P类子信道之外的其它子信道)用于传输信息码元和辅助校验码。
这里需要说明的是，在对第一码元序列进行极化编码的过程中，先对纠错码ECC2a进行极化编码，然后对校验码CRC1a进行极化编码，最后对信息码元序列Aa进行极化编码。
在步骤104，对第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]。
在步骤105，将纠错码极化编码ECC2b与第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
在一些实施例中，通过将纠错码极化编码ECC2b拼接到第三码元序列[Ac|CRC1c]后，以得到信道编码结果。例如，信道编码结果可为[Ac|CRC1c|ECC2b]。接下来可将该信道编码结果发送给信息译码器进行相应处理。
在本公开上述实施例提供的信道编码方法中，通过在编码过程中获得CRC校验码的纠错码，以便在译码时对CRC校验码进行纠错，从而避免因CRC校验码错误而导致选择错误备选译码路径，有效降低了误块率，提升译码性能。
图2是根据本公开一个实施例的信道编码器的结构示意图。如图2所示，信道编码器包括校验编码模块21、纠错编码模块22、极化码编码模块23、交织编码模块24和合并模块25。
校验编码模块21被配置为将信息码元序列Aa进行CRC运算以获得校验码CRC1a。
纠错编码模块22对校验码CRC1a进行纠错处理以获得纠错码ECC2a。
在一些实施例中，纠错处理为CRC纠错处理或奇偶校验纠错处理。
极化码编码模块23被配置为对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b，其中第一类极化子信道的信道质量低于第二类极化子信道的信道质量。
交织编码模块24被配置为对第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]。
合并模块25被配置为将纠错码极化编码ECC2b与第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
在一些实施例中，合并模块25被配置为将纠错码极化编码ECC2b拼接到第三码元序列[Ac|CRC1c]后，以得到信道编码结果。例如，信道编码结果可为[Ac|CRC1c|ECC2b]。接下来可将该信道编码结果发送给信息译码器进行相应处理。
图3是根据本公开另一个实施例的信道编码器的结构示意图。如图3所示，信道编码器包括存储器31和处理器32。
存储器31用于存储指令。处理器32耦合到存储器31。处理器32被配置为基于存储器存储的指令执行实现如图1中任一实施例涉及的方法。
如图3所示，信道编码器还包括通信接口33，用于与其它设备进行信息交互。同时，该信道编码器还包括总线34，处理器32、通信接口33、以及存储器31通过总线34完成相互间的通信。
存储器31可以包含高速RAM(Random Access Memory，随机存取存储器)，也可还包括NVM(Non-Volatile Memory，非易失性存储器)。例如至少一个磁盘存储器。存储器31也可以是存储器阵列。存储器31还可能被分块，并且块可按一定的规则组合成虚拟卷。
此外，处理器32可以是一个中央处理器，或者可以是ASIC(Application SpecificIntegrated Circuit，专用集成电路)，或者是被配置成实施本公开实施例的一个或多个集成电路。
本公开还提供一种计算机可读存储介质。计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如图1中任一实施例涉及的方法。
图4是根据本公开一个实施例的信道译码方法的流程示意图。在一些实施例中，下面的信道译码方法步骤由信道译码器执行。
在步骤401，将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d。
例如，接收到的码元信息为[Ad|CRC1d|ECC2d]。
在步骤402，对第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]。
在步骤403，对第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e。
在步骤404，利用纠错码ECC2e对第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g。
在一些实施例中，纠错处理为CRC纠错处理或奇偶校验纠错处理。
在步骤405，利用第三校验码CRC1g对第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
在本公开上述实施例提供的信道译码方法中，通过利用纠错码对CRC校验码进行纠错，从而避免因CRC校验码错误而导致选择错误备选译码路径，有效降低了误块率，提升译码性能。
图5是根据本公开一个实施例的信道译码器的结构示意图。如图5所示，信道译码器包括去合并模块51、解交织模块52、第一译码模块53、纠错模块54和第二译码模块55。
去合并模块51被配置为将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d。
例如，接收到的码元信息为[Ad|CRC1d|ECC2d]。
解交织模块52被配置为对第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]。
第一译码模块53被配置为对第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e。
这里需要说明的是，在译码过程中，先对纠错码极化编码ECC2d进行CRC-SCL译码，以得到纠错码ECC2e，然后对第一校验码CRC1e进行CRC-SCL译码，以得到第二校验码CRC1f。由此，在得到第二校验码CRC1f后，可立即使用纠错码ECC2e对第二校验码CRC1f进行纠错处理。纠错模块54被配置为利用纠错码ECC2e对第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g。
在一些实施例中，纠错处理为CRC纠错处理或奇偶校验纠错处理。
第二译码模块55被配置为利用第三校验码CRC1g对第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
图6是根据本公开另一个实施例的信道译码器的结构示意图。信道译码器包括存储器61、处理器62、通信接口63和总线64。
图6与图3的不同之处在于，在图6所示实施例中，处理器62被配置为基于存储器存储的指令执行实现如图4中任一实施例涉及的方法。
本公开还提供一种计算机可读存储介质。计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如图4中任一实施例涉及的方法。
图7是根据本公开一个实施例的信息传输系统的结构示意图。如图7所示，信息传输系统包括信息发送端71和信息接收端72。信息发送端71中设置有信道编码器73。信息接收端72中设置有信道译码器74。其中，信道编码器73为图2和图3中任一实施例所述的信道编码器，信道译码器74为图5和图6中任一实施例所述的信道译码器。
本公开通过对CRC校验码进行纠错处理，从而可有效避免因CRC校验码错误而导致选择错误备选译码路径。由此有效降低了误块率，提高了译码性能,在应用于控制信道的编译码的情况下，还可降低误警率。
在一些实施例中，上述功能模块可以实现为用于执行本公开所描述功能的通用处理器、可编程逻辑控制器(Programmable Logic Controller，简称：PLC)、数字信号处理器(Digital Signal Processor，简称：DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称：ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称：FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件或者其任意适当组合。
至此，已经详细描述了本公开的实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (14)

1.一种信道编码方法，包括：
将信息码元序列Aa进行CRC运算以获得校验码CRC1a；
对所述校验码CRC1a进行纠错处理以获得纠错码ECC2a；
对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b，其中第一类极化子信道的信道质量低于第二类极化子信道的信道质量；
对所述第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]；
将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
2.根据权利要求1所述的方法，其中，将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并包括：
将所述纠错码极化编码ECC2b拼接到所述第三码元序列[Ac|CRC1c]后，以得到所述信道编码结果。
3.根据权利要求1所述的方法，其中，
所述纠错处理为CRC纠错或奇偶校验纠错。
4.一种信道编码器，包括：
校验编码模块，被配置为将信息码元序列Aa进行CRC运算以获得校验码CRC1a；
纠错编码模块，被配置为对所述校验码CRC1a进行纠错处理以获得纠错码ECC2a；
极化码编码模块，被配置为对第一码元序列[Aa|CRC1a|ECC2a]进行极化编码，以得到通过第一类极化子信道输出的第二码元序列[Ab|CRC1b]，以及通过第二类极化子信道输出的纠错码极化编码ECC2b，其中第一类极化子信道的信道质量低于第二类极化子信道的信道质量；
交织编码模块，被配置为对所述第二码元序列[Ab|CRC1b]进行交织编码，以得到第三码元序列[Ac|CRC1c]；
合并模块，被配置为将所述纠错码极化编码ECC2b与所述第三码元序列[Ac|CRC1c]合并，以得到信道编码结果。
5.根据权利要求4所述的信道编码器，其中，
合并模块被配置为将所述纠错码极化编码ECC2b拼接到所述第三码元序列[Ac|CRC1c]后，以得到所述信道编码结果。
6.根据权利要求4所述的信道编码器，其中，
所述纠错处理为CRC纠错或奇偶校验纠错。
7.一种信道编码器，包括：
存储器，被配置为存储指令；
处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如权利要求1-3中任一项所述的方法。
8.一种信道译码方法，包括：
将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d；
对所述第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]；
对所述第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和所述纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e；
利用所述纠错码ECC2e对所述第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g；
利用所述第三校验码CRC1g对所述第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
9.根据权利要求8所述的方法，其中，
所述纠错处理为CRC纠错或奇偶校验纠错。
10.一种信道译码器，包括：
去合并模块，被配置为将接收到的码元信息进行去合并处理，以得到第四码元序列[Ad|CRC1d]和纠错码极化编码ECC2d；
解交织模块，被配置为对所述第四码元序列[Ad|CRC1d]进行交织解码，以得到第五码元序列[Ae|CRC1e]；
译码模块，被配置为对所述第五码元序列[Ae|CRC1e]中的第一校验码CRC1e和所述纠错码极化编码ECC2d进行CRC-SCL译码，以分别得到第二校验码CRC1f和纠错码ECC2e；
纠错模块，被配置为利用所述纠错码ECC2e对所述第二校验码CRC1f进行纠错处理，以得到第三校验码CRC1g；
译码模块，被配置为利用所述第三校验码CRC1g对所述第五码元序列[Ae|CRC1e]中的码元序列Ae进行CRC-SCL译码，以得到译码结果。
11.根据权利要求10所述的信道译码器，其中，
所述纠错处理为CRC纠错或奇偶校验纠错。
12.一种信道译码器，包括：
存储器，被配置为存储指令；
处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如权利要求8-9中任一项所述的方法。
13.一种信息传输系统，包括：
如权利要求4-7中任一项所述的信道编码器；
如权利要求10-12中任一项所述的信道编码器。
14.一种计算机可读存储介质，其中，计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如权利要求1-3、8-9中任一项所述的方法。
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