CN114978230A - 一种逻辑电路读取存储器的应答器报文数据读取控制方法 - Google Patents

Abstract

本发明公开了一种逻辑电路读取存储器的应答器报文数据读取控制方法，采用逻辑电路搭配存储芯片实现的应答器报文读取控制，一方面，可以使用市面常见的逻辑芯片，其内部只包含数量有限的逻辑门电路，响应速度非常快，符合微秒（us）级别启动要求，由于芯片内部逻辑简单，功耗也较低，通过合理设计完成了对可编程器件的完全替代，解决了芯片供应卡脖子问题；另一方面，报文读取核心电路为逻辑电路，它不缓存数据，所有数据都由存储芯片直接发送到后级电路，逻辑电路只通过切换时钟频率调整数据发送速率，保证报文能够以统一的数据传输速率输出。

Description

一种逻辑电路读取存储器的应答器报文数据读取控制方法

技术领域

本发明涉及铁路交通技术领域，尤其涉及一种逻辑电路读取存储器的应答器报文数据读取控制方法。

背景技术

应答器是一种用于地面向列车传输信息的点式设备，目前国内高速铁路广泛应用的应答器传输系统如图1所示，其工作原理为：车载BTM（应答器传输单元）设备产生工作频率为27.095MHz的射频信号，通过安装在列车底部的车载天线向下发射。当列车到达地面应答器的有效作用范围时，地面应答器通过内部天线接收车载天线发送的27.095MHz的射频能量信号，通过整流和线性稳压芯片将该射频信号转化为电能，激活应答器功能。应答器激活后会通过内部天线向其有效作用范围内的区域持续发送中心频率为4.234MHz的FSK（频移键控）信号，直到能量不能维持应答器的激活状态为止，该FSK信号即为应答器上行链路信号。应答器上行链路信号由两个频点组成，两个频点分别代表数据“0”和“1”，其数据传输速率为564.48kbit/s±2.5%，传输的内容为循环发送的1023bit的应答器报文数据（简称报文数据）。图1所示各类接口与各类设备均为本领域常规接口与设备，故不做赘述。

由于应答器是高速的车地交互信号设备，信号交互时间非常短暂，以时速300km/h的速度为例，车载天线和标准尺寸的应答器射频交互时间约6ms时间，而一条完整报文数据包含1023bit信息，信息的传输速率是564.480kbit/s，当列车以300km/h速度通过应答器上方时能循环读取到约3条完整报文数据。

对应答器而言，在被车载天线激活的短暂时间内完整的将应答器内部存储的1023bit报文数据，以规定的速率循环发送出去，也就是应答器被激活后发送上行链路信号，它是应答器的核心技术。应答器上行链路信号发送的报文数据应满足两个条件：1.循环发送的1023bit信息首尾相接，中间不应夹杂错误数据；2.所有报文数据都应以564.48kbit/s的传输速率发送。

目前，应答器报文数据读取控制一般采用进口品牌的MCU（微控制单元）或FPGA（现场可编程门阵列）这类可编程器件完成，搭配1K大小的存储芯片（存储器）。时钟源有两种方案，第一种是利用可编程器件的内部时钟或是外接时钟晶振等方式提供时钟源；第二种是利用射频能量信号提取时钟。

目前，使用可编程器件搭配1K存储芯片读取报文数据的设计思路如下：

1）预存报文数据，即通过1K存储芯片前1023bit存储报文数据。

2）射频能量信号激活应答器。

3）应答器通过可编程器件内部时钟或是外部晶振分频取得时钟信号，或者利用射频能量信号提取时钟信号。时钟信号作为可编程器件发送报文数据的速率基准，时钟信号可以是564.48kHz或其倍频，由于采用了可编程器件所以自由度较高。

4）可编程器件根据程序读取存储芯片中数据内容。

5）可编程器件根据程序无缝循环发送前1023bit的报文数据。

6）重复4-6步骤，直至可编程器件掉电或者接收到更高优先级中断信号（例如，改写报文的触发信号）。

但是，现有方案的缺陷在于：

1）应答器对芯片性能要求严苛，由于采用射频能量供电对功耗也非常敏感，限制了可编程器件的选型范围，使得应答器的设计和生产必须依赖个别供货商，影响供应安全性。

2）可编程器件芯片不同性能和型号的产品封装不统一，后期更换可编程器件芯片型号或品牌，需要改变电路设计。

3）采用MCU可编程器件读取存储芯片的报文数据，从硬件上看整个电路存在两个记忆体（MCU+存储芯片），也就是说，MCU也可以缓存报文数据，它在读取存储芯片中的报文数据后需要对数据进行缓存，删除无用数据后按规定的速率发送，但是，在铁路安全领域应尽量减少对数据的缓存，因此，存在一定的安全隐患。

发明内容

本发明的目的是提供一种逻辑电路读取存储器的应答器报文数据读取控制方法，所使用的逻辑电路选型范围大，后期替换也较为便捷，并且逻辑电路也不会缓存报文数据，保证安全性能。

本发明的目的是通过以下技术方案实现的：

一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，包括：

通过逻辑电路对输入的射频能量信号分频获得第一数据时钟信号，将所述第一数据时钟信号发送至存储芯片，同时向存储芯片发送读取指令；

通过计数器对所述第一数据时钟信号进行计数，当计数值达到第一设定值时向逻辑电路输出切换信号，由所述逻辑电路输出第二数据时钟信号；当计数值达到第二设定计数值时输出切换信号，由所述逻辑电路输出第一数据时钟信号；

所述存储芯片接收到所述读取指令后，按照所述第一数据时钟信号或者第二数据时钟信号的频率输出内部存储的报文数据或者剩余的数据内容。

由上述本发明提供的技术方案可以看出，采用逻辑电路搭配存储芯片实现的应答器报文读取控制方案，一方面，可以使用市面常见的逻辑芯片，其内部只包含数量有限的逻辑门电路，响应速度非常快，符合微秒（us）级别启动要求，由于芯片内部逻辑简单，功耗也较低，通过合理设计完成了对可编程器件的完全替代，解决了芯片供应卡脖子问题；另一方面，报文读取核心电路为逻辑电路，它不缓存数据，所有数据都由存储芯片直接发送到后级电路，逻辑电路只通过切换时钟频率调整数据发送速率，保证报文能够以统一的数据传输速率输出。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明背景技术提供的现有应答器传输系统示意图；

图2为本发明实施例提供的一种逻辑电路读取存储器的应答器报文数据读取控制方法的结构示意图；

图3为本发明实施例提供的一种逻辑电路读取存储器的应答器报文数据读取控制方法的流程图；

图4为本发明实施例提供的存储芯片的输入输出示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

首先对本文中可能使用的术语进行如下说明：

术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素（如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等），应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。

下面对本发明所提供的一种逻辑电路读取存储器的应答器报文数据读取控制方法进行详细描述。本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。

本发明实施例提供一种逻辑电路读取存储器的应答器报文数据读取控制方法，如图2所示，该方法采用逻辑电路搭配存储芯片实现应答器报文读取控制，该方法主要包括：

1、通过逻辑电路对输入的射频能量信号分频获得第一数据时钟信号，将所述第一数据时钟信号发送至存储芯片，同时向存储芯片发送读取指令。

2、通过计数器对所述第一数据时钟信号进行计数，当计数值达到第一设定值时向逻辑电路输出切换信号，由所述逻辑电路输出第二数据时钟信号；当计数值达到第二设定计数值时输出切换信号，由所述逻辑电路输出第一数据时钟信号。

3、所述存储芯片接收到所述读取指令后，按照所述第一数据时钟信号或者第二数据时钟信号的频率输出内部存储的报文数据或者剩余的数据内容。

还参见图2，其中的27.095MHz表示输入至所述逻辑电路的射频能量信号，实际上射频能量信号输入至应答器后，将被转换为两个分量，其中一个分量通过整流后为应答器供电；另一个分量则输入至所述逻辑电路，也就是图2中的27.095MHz，它主要用于提供时钟源，供后续电路使用。

还参见图2，所述存储芯片的存储容量为：N×K；其中，K为存储芯片的单位存储空间大小，K=1024bit，N为正数，N×K大于等于报文数据的长度L（例如，L=1023bit），一般情况下要求N大于1，N可以为正整数，也可以为分数。为了便于说明，后面提供的相关示例中，设定N为正整数。

还参见图2，所述逻辑电路包括：读取指令下达电路与分频切换电路。1）所述读取指令下达电路，用于向存储芯片发送读取指令，一般在应答器激活后下发，也就是，其中一个射频能量信号分量为应答器供电后，应答器将被激活，此后会下发读取指令。2）所述分频切换电路，用于对输入的射频能量信号进行第一次分频，获得数据时钟源；对所述数据时钟源进行第二次分频获得第一数据时钟信号，将所述第一数据时钟信号发送至存储芯片；还用于根据所述计数值输出的切换信号改变数据时钟信号的频率，输出第一数据时钟信号或者第二数据时钟信号。

如之前的介绍，对应答器而言，在被车载天线激活的短暂时间内完整的将应答器内部存储的1023bit报文信息，以循环的方式读取出来。参见前文的介绍可知，报文数据的长度小于单位存储芯片的单位存储空间大小，那么，针对存储芯片多余的若干bit数据该如何处理也尤为关键。本发明实施例中，通过计数器按输入第一数据时钟信号进行计数，以2K存储芯片（即N=2）为例，当存储芯片发送第2045bit后（也即达到第一设定计数值），计数器向逻辑电路（具体为逻辑电路中的分频切换电路）输出分频模式的切换信号，分频切换电路将输出改变了频率的数据时钟信号（也即前文所述的第二数据时钟信号），存储芯片按照第二数据时钟信号的频率输出存储芯片中剩余的数据内容，当然，第二数据时钟信号也会通过计数器进行计数，达到第二设定计数值时输出切换信号，由所述分频切换电路再次输出第一数据时钟信号，不断循环。

本发明实施例中，所述剩余的数据内容包括：所述存储芯片中存储的报文数据最后一个bit数据以及存储报文数据后剩余的bit数据。以2K存储芯片为例，存储芯片内部从第1bit~第2046bit循环存储了两份1023bit大小的报文数据，则剩余的数据内容为第2046bit~2048bit，共3个bit的数据内容。第1bit~第2045bit按照第一数据时钟信号的频率输出，第2046bit~2048bit按照第二数据时钟信号的频率输出，由于第2046bit也属于报文数据，为了避免接收端接收到错误的信息，可以将第2047bit与第2048bit（也即非报文数据的存储空间）存入与第2046bit相同的数据，配合第二数据时钟信号的频率与FSK信号的基本原理，接收方可以正确的报文数据。

本发明实施例中，第一设定计数值与第二设定计数值都根据存储芯片的存储容量与报文数据的长度L设定，设定方式为：

T1=M×L-1

T2=N×（K-L）+1

其中，T1表示第一设定计数值，T2表示第二设定计数值，K表示存储芯片的单位存储空间大小，N×K表示存储芯片的存储容量，M是与存储芯片存储容量相关的参数，当N为正整数时，N=M。

按照前文的设定：L=1023bit，K=1024bit，N=2，则T2=3；也就是说，计数值T2=N+1。

通过上述介绍可知，存储芯片的存储容量决定切换信号的发送时机，不同容量切换时机不同，前文已经介绍本发明能够适用存储容量为K整数倍的存储芯片，当然，也适用于非整数倍容量，只要完成剩余bit数据的发送即可；具体的，如果是非整数倍容量，即N为分数，则N向下取整得到的整数N’=M，例如，容量为2.5K时（即N=2.5），2.5向下取整为2，即N’=2，也就是说，2.5K容量与2K容量的第一设定计数值T1相同。

上述计数值的逻辑可以理解为：以K=1024bit，N=2为例，第一设定计数值T1为2×1023-1=2045，从第2046bit开始进行第二次计数，也就是说，第二设定计数值T2包括数据的最后一个bit（即第2046bit）+剩余的bit（即2×1024-2046 =2），因此，T2=N×（K-L）+ 1。

基于上述介绍，通过图3展示了应答器报文数据读取控制的主要流程，其包括：

1）应答器收到射频能量信号后激活。

2）应答器将射频能量信号转为两个分量，其中一个分量整流后作为直流供电，另一个分量作为27.095MHz的时钟源输入至逻辑电路。

3）27.095MHz的时钟源经过逻辑电路中的分频切换电路做第一次分频，分频后的信号为后级电路的时钟源（数据时钟源）。

4）通过分频切换电路做第二次分频得到第一数据时钟信号。

5）计数器按输入时钟信号进行计数，根据存储容量（K的N倍），当计数到N×1023-1时向分频电路输出一个切换信号。

6）分频电路收到切换信号后，输出第二数据时钟，当切换信号结束后恢复为第一数据时钟，图3中仅展示了一次切换的过程。

本发明实施例中，分频切换电路包含两个部分，第一个部分对信号进行第一次分频得到数据时钟源，第二个部分（相较而言，它是第一部分的后级电路）对信号进行第二次分频得到第一与第二数据时钟。本发明通过计数器输出的切换信号来控制第二次分频产生第一或第二数据时钟，第二次分频的具体比例可根据剩余bit数来确定，以N=2为例，则剩余bit数为2，T2为3，第二数据时钟的速率是第一数据时钟的3倍，即第二数据时钟下发送的所有数据的时间与第一数据时钟下发送的1bit数据时间一致，以保证剩余bit不影响报文数据的循环发送。

7）存储芯片根据输入的数据时钟信号（第一或第二数据时钟信号）的频率发送报文数据或者剩余的数据内容。

8）应答器持续工作，直至能量不能维持应答器激活状态，或被更高优先级的信号打断。

本发明实施例提供的上述方案，解决了应答器设备设计生产面临的供应链安全问题，大大提高了产品生产抗风险能力。实现了产品器件选择范围多元化，使用市面上既有的逻辑器件替代可编程器件，其中逻辑芯片、触发器等都是结构简单的量产器件；此外，不使用可编程器件控制报文读取，避免了对数据进行缓存，从安全性方面分析，是更符合安全认证原则的设计，对于产品的认证和推广也有一定帮助。

为了便于理解，下面针对本发明实施例提供的上述方案的两个关键技术点做进一步介绍。

使用逻辑电路控制读取存储芯片内的报文数据，发送符合应答器标准要求的报文信息需要满足两个关键技术点：1、时钟源准确；2、循环发送的报文之间无错误数据并且传输速率始终维持在564.48kbit/s±2.5%内。

1、获取准确的时钟源。

应答器传输系统标准规定，由BTM天线发出的射频能量信号的频率为27.095MHz±5kHz（27.09MHz-27.1MHz），对应答器数据传输速率的要求为564.48kbit/s±2.5%（578.592kbit/s - 550.368kbit/s）。经理论分析计算，射频能量信号分频后的信号频率在数据传输速率规范要求内，可以作为读取存储芯片数据的时钟源。使用该时钟源控制存储芯片，使芯片按时钟信号的频率发送“0”、“1”bit数据能够满足数据传输速率要求。

利用逻辑电路的D触发器，可以搭建任意分频切换电路，本发明中使用多级分频电路分别控制产生多个不同频率的时钟信号，包括4分频（6.77 MHz）、8分频（3.385MHz）、16分频（1.695MHz）、32分频（846.72 kHz）、48分频（564.48kHz）、64分频（432.36 kHz）等用于后级电路时钟，具体分频比例可以由用户根据实际情况或者经验自行设定。

2、实现报文数据循环读取控制。

本发明以SPI串行EEPROM（带电可擦可编程只读存储器）作为存储芯片的示例，如图4所示，其工作方式为：外部提供数据时钟信号、使能信号和操作指令，存储芯片按输入数据时钟信号的频率输出内部存储的报文数据，以2K容量存储芯片为例，当第2048bit数据输出完成后又会重新从第1bit开始输出，直到存储芯片断电或使能信号变化，期间输出的数据速率与时钟频率一致。

本领域技术人员可以理解，应答器正常激活后复位芯片会发送一个信号，如果是读取报文则复位信号相当于使能信号。

应答器传输系统系统标准规定报文数据（长报文格式）长度为1023bit，2K存储芯片容量为2048bit，将两条相同的1023bit报文存入后占据了存储芯片的2046bit空间，剩余2bit空间，以此类推3K存储芯片容量为剩余3bit空间，4K存储芯片容量为剩余4bit空间（N×K容量剩余N bit，N＜1023）。由于标准要求报文必须循环按564.48kbit/s±2.5%的速率发送，且每条报文之间不能插入其他数据，所以如何处理存储芯片中剩余的空间，使其不会影响报文数据按固定的速率循环发送，是报文读取控制的关键技术。

本发明采用了功耗和响应速度更好的逻辑电路，但与可编程芯片器件相比，组合逻辑电路无法实现数据缓存和数据拼接等复杂运算，这也增加了设计难度。

本发明使用逻辑电路控制报文循环读取的设计思路为：

1）预存报文。

2）射频能量信号激活应答器。

3）由逻辑电路通过对射频能量信号分频取得时钟信号将其发送给存储芯片，同时向存储芯片发出读取指令；前文已经详细说明了分频方式，此处不做赘述。

4）计数器芯片与存储芯片时钟信号同步进行计数，以2K存储芯片为例，当存储芯片发送第2045bit后，计数器向逻辑电路输出分频模式切换信号（3K存储芯片则在发送第3068bit时切换，N×K容量存储芯片切换的时机为N×1023-1时）。

5）在逻辑电路控制下，存储芯片输出的数据速率成倍增加，按此速率完成输出2K存储芯片中剩余的3bit数据内容（或N×K容量存储芯片的N+1bit数据内容）。

6）最后剩余数据内容输出后，逻辑电路切换分频模式恢复存储芯片原始速率，实现1023bit报文循环读取控制。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (8)

1.一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，包括：

通过逻辑电路对输入的射频能量信号分频获得第一数据时钟信号，将所述第一数据时钟信号发送至存储芯片，同时向存储芯片发送读取指令；

通过计数器对所述第一数据时钟信号进行计数，当计数值达到第一设定值时向逻辑电路输出切换信号，由所述逻辑电路输出第二数据时钟信号；当计数值达到第二设定计数值时输出切换信号，由所述逻辑电路输出第一数据时钟信号；

所述存储芯片接收到所述读取指令后，按照所述第一数据时钟信号或者第二数据时钟信号的频率输出内部存储的报文数据或者剩余的数据内容。

2.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，输入至所述逻辑电路的射频能量信号为应答器接收到射频能量信号的一个分量；应答器将接收到射频能量信号转为两个分量，其中一个分量通过整流后为应答器供电；另一个分量则输入至所述逻辑电路。

3.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，所述存储芯片的存储容量为：N×K；其中， K为存储芯片的单位存储空间大小，N为正数。

4.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，所述逻辑电路包括：读取指令下达电路与分频切换电路；

所述读取指令下达电路，用于向存储芯片发送读取指令；

所述分频切换电路，用于对输入的射频能量信号进行第一次分频，获得数据时钟源；对所述数据时钟源进行第二次分频获得第一数据时钟信号，将所述第一数据时钟信号发送至存储芯片；还用于根据所述计数值输出的切换信号改变数据时钟信号的频率，输出第一数据时钟信号或者第二数据时钟信号。

5.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，所述第一设定计数值根据存储芯片的存储容量与报文数据的长度L设定，设定方式为：

T1=M×L-1

其中，T1表示第一设定计数值，N为正数，L表示报文数据的长度，L<K， K表示存储芯片的单位存储空间大小，N×K表示存储芯片的存储容量，M是与存储芯片存储容量相关的参数；当N为正整数时，N=M；当N为分数时，N向下取整得到的整数N’=M。

6.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，所述第二设定计数值根据存储芯片的存储容量与报文数据的长度L设定，设定方式为：

T2=N×（K-L）+1

其中，K表示存储芯片的单位存储空间大小，N为正数，N×K表示存储芯片的存储容量，T2表示第二设定计数值。

7.根据权利要求1所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，按照所述第一数据时钟信号或者第二数据时钟信号的频率输出内部存储的报文数据或者剩余的数据内容包括：

按照第一数据时钟信号输出报文数据，按照第二数据时钟信号的频率输出剩余的数据内容；

并且，按照第二数据时钟信号的频率输出剩余的数据内容的时间，与按照第一数据时钟信号输出报文数据中1bit数据的时间一致。

8.根据权利要求1或7所述的一种逻辑电路读取存储器的应答器报文数据读取控制方法，其特征在于，所述剩余的数据内容包括：所述存储芯片中存储的报文数据最后一个bit数据以及存储报文数据后剩余的bit数据。

Images