CN114974101A - 显示面板及显示装置 - Google Patents

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CN114974101A CN202210760505.2A CN202210760505A CN114974101A CN 114974101 A CN114974101 A CN 114974101A CN 202210760505 A CN202210760505 A CN 202210760505A CN 114974101 A CN114974101 A CN 114974101A
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楼腾刚
程南凤
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Abstract

本发明实施例提供了一种显示面板及显示装置，涉及显示技术领域，在有效实现显示面板超窄边框或是无边框的同时，优化了布线设计。显示面板包括：显示区；位于显示区的子像素；移位寄存器，包括级联设置的多级移位单元，移位单元分别与控制信号线和子像素电连接，用于响应控制信号并向子像素输出驱动信号；其中，移位寄存器位于显示区，且至少一条控制信号线位于显示区。

Description

显示面板及显示装置
【技术领域】
本发明涉及显示技术领域，尤其涉及一种显示面板及显示装置。
【背景技术】
发光二极管(Light Emitting Diode，LED)显示面板具有自发光、驱动电压低、发光效率高、响应时间短、清晰度与对比度高等优点，被广泛应用在各类电子设备中。
近年来，显示面板的窄边框设计已然成为发展趋势，因此，如何更好的实现LED显示面板的窄边框甚至是无边框设计，成为了目前亟待解决的技术问题。
【发明内容】
有鉴于此，本发明实施例提供了一种显示面板及显示装置，在有效实现显示面板超窄边框或是无边框的同时，优化了布线设计。
一方面，本发明实施例提供了一种显示面板，包括：
显示区；
位于所述显示区的子像素；
移位寄存器，包括级联设置的多级移位单元，所述移位单元分别与控制信号线和所述子像素电连接，用于响应控制信号并向所述子像素输出驱动信号；
其中，所述移位寄存器位于所述显示区，且至少一条所述控制信号线位于所述显示区。
另一方面，本发明实施例提供了一种显示装置，包括上述显示面板。
上述技术方案中的一个技术方案具有如下有益效果：
在本发明实施例中，通过将移位寄存器和与移位寄存器电连接的至少一条控制信号线设置在显示区，一方面，可以避免移位寄存器和这部分控制信号线占用左右边框空间，更利于显示面板实现超窄边框设计，尤其是当全部的控制信号线均位于显示区时，还可进一步实现显示面板的无边框设计。
另一方面，如若将移位寄存器设置在显示区，而将控制信号线设置在边框区，控制信号线需要通过由边框区延伸至显示区的连接走线才能实现与移位寄存器的电连接，此时，连接走线的延伸长度较大，不仅会与显示区内的其它信号线，例如数据线发生交叠，产生较大的耦合电容，还会导致控制信号在传输过程中存在较大的延迟和衰减。而本发明实施例通过将至少一条控制信号线也设置在显示区，可以大幅减小这部分控制信号线与移位寄存器之间的连接走线长度，从而有效减小连接走线在显示区内的耦合，以及减小控制信号在传输过程中的延迟和衰减，有效提高移位寄存器的工作可靠性，进而提高子像素所接收到的驱动信号的准确性，优化显示面板的显示性能。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例所提供的显示面板的一种结构示意图；
图2为本发明实施例所提供的移位单元的一种设置位置示意图；
图3为本发明实施例所提供的控制信号线的一种设置位置示意图；
图4为本发明实施例所提供的移位单元的一种电路结构示意图；
图5为本发明实施例所提供的控制信号线的一种结构示意图；
图6为本发明实施例所提供的控制信号线的另一种结构示意图；
图7为本发明实施例所提供的控制信号线的再一种结构示意图；
图8为本发明实施例所提供的一种膜层结构示意图；
图9为本发明实施例所提供的控制信号线的又一种设置位置示意图；
图10为本发明实施例所提供的控制信号线的又一种设置位置示意图；
图11为本发明实施例所提供的控制信号线的又一种设置位置示意图；
图12为本发明实施例所提供的控制信号线的又一种设置位置示意图；
图13为本发明实施例所提供的移位单元中的子单元的一种排布示意图；
图14为本发明实施例所提供的移位单元中的子单元的另一种排布示意图；
图15为本发明实施例所提供的显示面板的另一种膜层结构示意图；
图16为本发明实施例所提供的显示面板的再一种膜层结构示意图；
图17为本发明实施例所提供的数据线的一种结构示意图；
图18为本发明实施例所提供的移位寄存器的一种结构示意图；
图19为本发明实施例所提供的移位寄存器的另一种结构示意图；
图20为本发明实施例所提供的显示装置的一种结构示意图。
【具体实施方式】
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本发明实施例提供了一种显示面板，如图1所示，图1为本发明实施例所提供的显示面板的一种结构示意图，该显示面板包括显示区1、子像素2和移位寄存器3。其中，子像素2位于显示区1，移位寄存器3包括级联设置的多级移位单元4，移位单元4分别与控制信号线5和子像素2电连接，用于响应控制信号线5提供的控制信号并向子像素2输出驱动信号，该驱动信号具体可以为扫描信号或者是发光信号。其中，移位寄存器3位于显示区1，且至少一条控制信号线5位于显示区1。
需要说明的是，子像素2包括电连接的像素电路和发光二极管，移位单元4具体是与子像素2中的像素电路电连接，多级移位单元4顺次向与其电连接的像素电路输出驱动信号，以使像素电路在驱动信号的作用下控制发光二极管发光。
在本发明实施例中，通过将移位寄存器3和与移位寄存器3电连接的至少一条控制信号线5设置在显示区1，一方面，可以避免移位寄存器3和这部分控制信号线5占用左右边框空间，更利于显示面板实现超窄边框设计，尤其是当全部的控制信号线5均位于显示区1时，还可进一步实现显示面板的无边框设计。
另一方面，如若将移位寄存器3设置在显示区1，而将控制信号线5设置在边框区，控制信号线5需要通过由边框区延伸至显示区1的连接走线才能实现与移位寄存器3的电连接，此时，连接走线延伸长度较大，这部分连接走线不仅会与显示区1内的其它信号线，例如数据线发生交叠，产生较大的耦合电容，还会导致控制信号在传输过程中存在较大的延迟和衰减。而本发明实施例通过将至少一条控制信号线5也设置在显示区1，可以大幅减小这部分控制信号线5与移位寄存器3之间的连接走线的长度，从而有效减小连接走线在显示区1内的耦合，以及减小控制信号在传输过程中的延迟和衰减，有效提高移位寄存器3的工作可靠性，进而提高子像素2所接收到的驱动信号的准确性，优化显示面板的显示性能。
进一步地，再次参见图1，显示区1包括寄存器设置区8，移位寄存器3位于寄存器设置区8，且至少一条控制信号线5也位于寄存器设置区8。
需要说明的是，本发明实施例中的寄存器设置区8所处位置可以由移位寄存器3的边界进行限定。例如，参见图1，移位寄存器3包括在第二方向y上相对的第一侧和第二侧，寄存器设置区8包括在第二方向y上相对设置的第一边缘9和第二边缘10，其中，第一边缘9与移位寄存器3在第一侧的边界重合，第二边缘10与移位寄存器3在第二侧的边界重合。
在本发明实施例中，通过进一步将至少一条控制信号线5设置在寄存器设置区8，这部分控制信号线5与移位寄存器3之间的连接走线的长度更短，因而能够更大程度地降低连接走线在显示区内的耦合以及控制信号的延迟和衰减等。
在一种可行的实施方式中，如图2所示，图2为本发明实施例所提供的移位单元4的一种设置位置示意图，显示面板包括沿第一方向x排列的多个像素行11，像素行11包括沿第二方向y排列的多个子像素2，第一方向x与第二方向y相交。
移位单元4位于相邻两个像素行11之间，并且，第1级移位单元4_1和第2级移位单元4_2均位于第2个像素行11_2与第3个像素行11_3之间。其中，显示面板包括沿第二方向y延伸的第一面板边缘40，第1个像素行11_1与第一面板边缘40相邻，第2个像素行11_2位于第1个像素行11_1远离第一面板边缘40的一侧，第3个像素行11_3位于第2个像素行11_2远离第一面板边缘40的一侧，且第2级移位单元4_2与第2个像素行11_2中的子像素2电连接。为清楚示意，在图2中，将第i个像素行用附图标记11_i表示，将第i级移位单元用附图标记4_i表示。
在上述结构中，通过将移位单元4设置在相邻两个像素行11之间的间隔内，移位单元4和子像素2彼此具有独立的设置空间，移位单元4不会打乱子像素2原有的排布，而且还能减小子像素2与移位单元4中金属走线的彼此干扰。而且，通过将第1级移位单元4_1和第2级移位单元4_2设置在第2个像素行11_2与第3个像素行11_3之间，可以避免移位单元4占用第1个像素行11_1与第2个像素行11_2之间的空间，进而可以将这部分空间来容纳显示面板中的其它电路结构，例如静电防护电路，这样有利于减小第1个像素行11_1与第一面板边缘40之间的间距，避免第一面板边缘40所在位置处在视觉上呈现黑边。
进一步地，再次参见图2，显示面板还包括与第一面板边缘40相对的第二面板边缘41，显示面板包括m个像素行11，移位寄存器3包括n级移位单元4，n可以等于m，也可以等于m+1。第n-1级移位单元4_n-1和第n级移位单元4_n均位于第m个像素行11_m朝向第m-1个像素行11_m-1的一侧，例如位于第m-1个像素行11_m-1与第m个像素行11_m之间，从而进一步避免移位单元4占用第m个像素行11_m与第二面板边缘41之间的空间，有利于减小第m个像素行11_m与第二面板边缘41之间的距离，避免第二面板边缘41所在位置处在视觉上也呈现黑边。
在一种可行的实施方式中，如图3所示，图3为本发明实施例所提供的控制信号线5的一种设置位置示意图，显示面板包括沿第二方向y交替排列的像素列12和间隔区13，像素列12包括沿第一方向x排列的多个像素14，像素14包括多个子像素2，第一方向x与第二方向y相交。其中，至少一条控制信号线5位于间隔区13。需要说明的是，在本发明实施例中，像素14可以包括红色子像素、绿色子像素和蓝色子像素，也可以包括红色子像素、绿色子像素、蓝色子像素和白色子像素，本发明实施例对像素14中所包括的子像素的颜色、数量以及排布方式等不作具体限制。
在目前的版图设计中，同一像素14中的多个子像素2之间排布较为紧凑，使得在第二方向y上相邻的两个子像素2之间的距离较小，而在第二方向y上相邻的两个像素14之间的距离则相对较大。即，相邻两个像素列12之间的间隔区13的宽度，要明显大于同一像素列12中相邻两列子像素2之间所间隔的宽度。
如若将控制信号线5设置在同一像素列12中的相邻两列子像素2之间，会导致控制信号线5与数据线的排布非常紧凑，使得控制信号线5与数据线之间产生较大的耦合电容。而本发明实施例通过将控制信号线5设置在像素列12之间的间隔区13内，一方面，控制信号线5具有更大的设置空间，因而可以拉大控制信号线5与数据线之间的间距，以减小这部分信号线之间的耦合，降低信号之间的相互影响，另一方面，还可以在一定程度上增大控制信号线5的线宽，以降低控制信号线5的负载，从而更大程度的减小控制信号在传输过程中的压降。
在下面阐述控制信号线5的具体结构之前，本发明首先对移位单元4的电路结构和工作原理进行说明：
如图4所示，图4为本发明实施例所提供的移位单元4的一种电路结构示意图，移位单元4包括锁存模块(latch)15、逻辑模块(nand)16和缓冲模块(buffer)17，逻辑模块16电连接在锁存模块15与缓冲模块17之间，缓冲模块17电连接在逻辑模块16与子像素2之间。
其中，锁存模块15包括移位控制端In和移位输出端Next，第i级移位单元4_i中锁存模块15的移位输出端Next与第i+1级移位单元4_i+1中锁存模块15的移位控制端In电连接，以实现顺次移位功能。
此外，锁存模块15还包括第一时钟信号端XCK，锁存模块15用于响应第一时钟信号端XCK所接收的信号和移位控制端In所接收的信号向移位输出端Next输出移位控制信号。逻辑模块16还包括第二时钟信号端CK，逻辑模块16用于响应第二时钟信号端CK所接收的信号和锁存模块15所传输的移位控制信号，向缓冲模块17输出信号。
为实现移位寄存器3的正常工作，在移位寄存器3中，奇数级移位单元4(第1级移位单元4_1、第3级移位单元4_3、第5级移位单元4_5等…)中锁存模块15的第一时钟信号端XCK与偶数级移位单元4(第2级移位单元4_2、第4级移位单元4_4、第6级移位单元4_6等…)中逻辑模块16的第二时钟信号端CK接收相同的时钟信号，奇数级移位单元4中逻辑模块16的第二时钟信号端CK与偶数级移位单元4中锁存模块15的第一时钟信号端XCK接收相同的时钟信号。
在一种电路结构中，参见图4，锁存模块15具体可以包括第一晶体管M1～第十二晶体管M12，逻辑模块16具体可以包括第十三晶体管M13～第十六晶体管M16，上述晶体管的连接方式与现有技术相同，此处不再赘述。
在一种可行的实施方式中，如图5所示，图5为本发明实施例所提供的控制信号线5的一种结构示意图，在移位寄存器3中，部分移位单元4沿第一方向x排列构成第一单元列18，部分移位单元4沿第一方向x排列构成第二单元列19，第一单元列18和第二单元列19沿第二方向y排列，第一方向x与第二方向y相交。
控制信号线5包括第一正时钟线CK1_1、第一负时钟线CK2_1、第二正时钟线CK2_1和第二负时钟线CK2_2，在同一时刻，第一正时钟线CK1_1和第二正时钟线CK2_1提供的信号相同，第一负时钟线CK2_1和第二负时钟线CK2_2提供的信号相同。也就是说，第一正时钟线CK1_1和第一负时钟线CK2_1可视为一组时钟信号线，第二正时钟线CK2_1和第二负时钟线CK2_2可视为一组时钟信号线。
其中，第一单元列18中的移位单元4与第一正时钟线CK1_1和第一负时钟线CK2_1电连接，第二单元列19中的移位单元4与第二正时钟线CK2_1和第二负时钟线CK2_2电连接。
结合上述对移位单元4中各模块的阐述可知，上述第一单元列18中的移位单元4与第一正时钟线CK1_1和第一负时钟线CK2_1电连接具体是指：在第一单元列18中，锁存模块15的第一时钟信号端XCK和逻辑模块16的第二时钟信号端CK与第一正时钟线CK1_1和第一负时钟线CK2_1这一组时钟信号线电连接。
当第一单元列18仅包括奇数级移位单元4或者仅包括偶数级移位单元4时，第一单元列18中的锁存模块15与第一正时钟线CK1_1电连接，逻辑模块16与第一负时钟线CK2_1电连接。当第一单元列18既包括奇数级移位单元4，也包括偶数级移位单元4时，奇数级移位单元4中的锁存模块15与第一正时钟线CK1_1电连接，奇数级移位单元4中的逻辑模块16与第一负时钟线CK2_1电连接，偶数级移位单元4中的锁存模块15则与第一负时钟线CK2_1电连接，偶数级移位单元4中的逻辑模块16则与第一正时钟线CK1_1与电连接。从而实现：奇数级移位单元4中的锁存模块15与偶数级移位单元4中的逻辑模块16接收相同的时钟信号，奇数级移位单元4中的逻辑模块16与偶数级移位单元4中的锁存模块15接收相同的时钟信号。第二单元列19同理，此处不再赘述。
在本发明实施例中，通过为每个单元列单独设置一组时钟信号线，可以优化单元列中锁存模块15和逻辑模块16与时钟信号线之间的布线设计。例如，通过将第一正时钟线CK1_1和第一负时钟线CK2_1这一组时钟信号线设置在第一单元列18所在的区域内，可以减小这部分时钟信号线与第一单元列18中各移位单元4之间的连接走线长度，同理，通过将第二正时钟线CK2_1和第二负时钟线CK2_2这一组时钟信号线设置在第二单元列19所在的区域内，可以减小这部分时钟信号线与第二单元列19中各移位单元4之间的连接走线长度，进而有效降低这部分连接走线与其它信号线之间的耦合，以及减小时钟信号在传输过程中的延迟和衰减。
此外，额外增设一组时钟信号线后，第一单元列18和第二单元列19中移位单元4的各模块的排布方式也可更加灵活。例如，再次参见图5，在第一单元列18中，移位单元4中的缓冲模块17、逻辑模块16和锁存模块15沿第二方向y排列，此时，通过将第一正时钟线CK1_1和第一负时钟线CK2_1设置在第一单元列18中逻辑模块16远离缓冲模块17的一侧，则可以实现时钟信号线与移位单元之间较短的连接距离。在第二单元列19中，移位单元4则可以采用锁存模块15、逻辑模块16和缓冲模块17沿第二方向y排列的方式，此时，通过将第二正时钟线CK2_1和第二负时钟线CK2_2设置在第二单元列19中逻辑模块16远离缓冲模块17的一侧，则可以实现时钟信号线与移位单元之间较短的连接距离。或者，如图6所示，图6为本发明实施例所提供的控制信号线5的另一种结构示意图，对于第一单元列18中的移位单元4，也可以采用锁存模块15、逻辑模块16和缓冲模块17沿第二方向y排列的方式，此时，通过将第一正时钟线CK1_1和第一负时钟线CK2_1设置在第一单元列18中逻辑模块16远离第二单元列19的一侧，也是可以实现时钟信号线与移位单元4之间较短的连接距离的。
在一种可行的实施方式中，如图7和图8所示，图7为本发明实施例所提供的控制信号线5的再一种结构示意图，图8为本发明实施例所提供的一种膜层结构示意图，显示面板包括沿第二方向y交替排列的像素列12和间隔区13，像素列12包括沿第一方向x排列的多个像素14，像素14包括多个子像素2，第一方向x与第二方向y相交。
间隔区13包括第一间隔区20，第一单元列18和第二单元列19分别位于第一间隔区20在第二方向y上的两侧。第一正时钟线CK1_1和第一负时钟线CK2_1中的至少一条位于第一间隔区20，第二正时钟线CK2_1和第二负时钟线CK2_2中的至少一条位于第一间隔区20。
需要强调的是，上述第一间隔区20指的是某两个像素列12之间的间隔区13，如前所述，该类间隔区13的宽度是较大的。
在上述结构中，通过将第一单元列18和第二单元列19设置在第一间隔区20的两侧，并且令第一正时钟线CK1_1和第一负时钟线CK2_1中的至少一条位于第一间隔区20，第二正时钟线CK2_1和第二负时钟线CK2_2中的至少一条位于第一间隔区20，可以减小位于第一间隔区20内的这部分时钟信号线与数据线之间的耦合，以及可以在一定程度上增大这部分时钟信号线的线宽，以降低负载，进而减小时钟信号在传输过程中的压降。
在一种可行的实施方式中，再次参见图7和图8，显示面板包括沿第二方向y交替排列的像素列12和间隔区13，像素列12包括沿第一方向x排列的多个像素14，像素14包括多个子像素2，第一方向x与第二方向y相交。
间隔区13包括第二间隔区21，第一单元列18至少位于第二间隔区21在第二方向y上的两侧，第一正时钟线CK1_1和第一负时钟线CK2_1中的至少一条位于第二间隔区21。和/或，间隔区13包括第三间隔区22，第二单元列19至少位于第三间隔区22在第二方向y上的两侧，第二正时钟线CK2_1和第二负时钟线CK2_2中的至少一条位于第三间隔区22。
以第一单元列18为例，在选择第一单元列18的设置位置时，通过将第一单元列18设置在第二间隔区21在第二方向y上的两侧，可以将第一正时钟线CK1_1和第一负时钟线CK2_1中的至少一条设置在第二间隔区21内，从而为其提供更大的设置空间，进而减小耦合。
在一种可行的实施方式中，再次参见图7，移位单元4包括锁存模块15、逻辑模块16和缓冲模块17，其中，逻辑模块16电连接在锁存模块15与缓冲模块17之间，缓冲模块17电连接在逻辑模块16与子像素2之间。
第一单元列18包括奇数级移位单元4，第二单元列19包括偶数级移位单元4。第一单元列18中的锁存模块15与第一正时钟线CK1_1电连接，第一单元列18中的逻辑模块16与第一负时钟线CK2_1电连接；第二单元列19中的锁存模块15与第二负时钟线CK2_2电连接，第二单元列19中的逻辑模块16与第二正时钟线CK2_1电连接。即实现如上所述的：奇数级移位单元4中的锁存模块15和偶数级移位单元4中的逻辑模块16接收相同的时钟信号，奇数级移位单元4中的逻辑模块16和偶数级移位单元4中的锁存模块15接收相同的时钟信号。
并且，在第一单元列18的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第一单元列18指向第二单元列19的方向排列，在第二单元列19的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第二单元列19指向第一单元列18的方向排列。第一正时钟线CK1_1和第二负时钟线CK2_2位于第一单元列18和第二单元列19之间，第一负时钟线CK2_1位于第一单元列18中锁存模块15远离第二单元列19的一侧，第二正时钟线CK2_1位于第二单元列19中锁存模块15远离第一单元列18的一侧。
基于上述第一单元列18和第二单元列19中移位单元4中的各模块的排列方式，第一单元列18和第二单元列19中的锁存模块15相互靠近，因此，将第一正时钟线CK1_1和第二负时钟线CK2_2设置在第一单元列18和第二单元列19之间，可以减小第一正时钟线CK1_1与第一单元列18中锁存模块15之间的连接距离，以及减小第二负时钟线CK2_2与第二单元列19中锁存模块15之间的连接距离。进一步通过将第一负时钟线CK2_1设置在第一单元列18中锁存模块15远离第二单元列19的一侧，例如设置在锁存模块15和逻辑模块16之间，还可以减小第一负时钟线CK2_1与第一单元列18中逻辑模块16之间的连接距离；通过进一步将第二正时钟线CK2_1设置在第二单元列19中锁存模块15远离第一单元列18的一侧，例如设置在锁存模块15和逻辑模块16之间，可以减小第二正时钟线CK2_1与第二单元列19中逻辑模块16之间的连接距离。
因此，基于上述设置方式，每条时钟信号线和与其相连的模块之间的连接走线长度均较短，不仅减小了各时钟信号线上的信号延迟，还提高了不同时钟信号线上的信号传输的一致性。
进一步地，结合图7和图8，第一单元列18和第二单元列19可以位于第一间隔区20在第二方向y上的两侧，以使第一正时钟线CK1_1和第二负时钟线CK2_2位于第一间隔区20。同时，第一单元列18位于第二间隔区21在第二方向y上的一侧，以使第一负时钟线CK2_1位于第二间隔区21，第二单元列19位于第三间隔区22在第二方向y上的一侧，以使第二正时钟线CK2_1位于第三间隔区22。
在一种可行的实施方式中，如图9所示，图9为本发明实施例所提供的控制信号线5的又一种设置位置示意图，控制信号线5包括第一正时钟线CK1_1和第一负时钟线CK2_1。
在移位寄存器3中，部分移位单元4沿第一方向x排列构成第一单元列18，其余部分移位单元4沿第一方向x排列构成第二单元列19，第一单元列18和第二单元列19沿第二方向y排列，第一方向x与第二方向y相交。第一单元列18中的移位单元4分别与第一正时钟线CK1_1和第一负时钟线CK2_1电连接，第二单元列19中的所述移位单元4分别与第一正时钟线CK1_1和第一负时钟线CK2_1电连接。并且，第一正时钟线CK1_1和第一负时钟线CK2_1位于第一单元列18与第二单元列19之间。
通过使第一单元列18和第二单元列19仅与一组时钟信号线电连接，可以减小所需设置的时钟信号线的数量，减小时钟信号线与显示区1内其它信号线之间的耦合。此外，通过将第一正时钟线CK1_1和第一负时钟线CK2_1设置在第一单元列18和第二单元列19之间，第一单元列18和第二单元列19与这两条时钟信号线之间的连接走线长度趋于一致，可以提高第一单元列18和第二单元列19中移位单元4所接收到的时钟信号的均一性。
进一步地，如图10所示，图10为本发明实施例所提供的控制信号线5的又一种设置位置示意图，显示面板包括沿第二方向y交替排列的像素列12和间隔区13，像素列12包括沿第一方向x排列的多个像素14，像素14包括多个子像素2，第一方向x与第二方向y相交。间隔区13包括第一间隔区20，第一单元列18和第二单元列19分别位于第一间隔区20在第二方向y上的两侧；第一正时钟线CK1_1和第一负时钟线CK2_1位于第一间隔区20。
如前所述，相邻两个像素列12之间的间隔区13具有较大宽度，因此，通过将第一单元列18和第二单元列19分别设置在第一间隔区20的两侧，并且将第一正时钟线CK1_1和第一负时钟线CK2_1设置在第一间隔区20内，可以为第一正时钟线CK1_1和第一负时钟线CK2_1具有较大的设置空间，不仅可以减小这部分时钟信号线与数据线之间的耦合，还可以在一定程度上增大这部分时钟信号线的线宽，降低时钟信号在传输过程中的压降。
进一步地，结合图9和图10，移位单元4包括锁存模块15、逻辑模块16和缓冲模块17，其中，逻辑模块16电连接在锁存模块15与缓冲模块17之间，缓冲模块17电连接在逻辑模块16与子像素2之间。在奇数级移位单元4中，锁存模块15与第一正时钟线CK1_1电连接，逻辑模块16与第一负时钟线CK2_1电连接，在偶数级移位单元4中，锁存模块15与第一负时钟线CK2_1电连接，逻辑模块16与第一正时钟线CK1_1电连接。
在第一单元列18的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第一单元列18指向第二单元列19的方向排列，在第二单元列19的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第二单元列19指向第一单元列18的方向排列。
此时，第一单元列18中的逻辑模块16和锁存模块15与第一正时钟线CK1_1和第一负时钟线CK2_1相距较近，第二单元列19中的逻辑模块16和锁存模块15也与第一正时钟线CK1_1和第一负时钟线CK2_1相距较近，从而使得第一正时钟线CK1_1和第一负时钟线CK2_1与第一单元列18和第二单元列19之间具有较小且相近的连接距离，减小时钟信号的延迟和衰减，以及提高第一单元列18和第二单元列19中移位单元4所接收到的时钟信号的均一性。
在一种可行的实施方式中，结合图5和图9，将移位寄存器3划分为第一单元列18和第二单元列19时，第一单元列18包括奇数级移位单元4，第二单元列19包括偶数级移位单元4。
结合前述奇数级移位单元4、偶数级移位单元4与时钟信号线的连接关系可知，本发明实施例通过将全部奇数级移位单元4划分为第一单元列18，将全部偶数级移位单元4划分为第二单元列19，可以使：第一单元列18中各移位单元4的锁存模块15和逻辑模块16和与其对应的一组时钟信号线中两条时钟信号线的连接方式是一致的，第二单元列19中各移位单元4的锁存模块15和逻辑模块16和与其对应的一组时钟信号线中两条时钟信号线的连接方式也是一致的，两个单元列与时钟信号线之间的连接走线的设计难度较小，而且连接走线的排布也更加规则。
在一种可行的实施方式中，如图11所示，图11为本发明实施例所提供的控制信号线5的又一种设置位置示意图，移位寄存器3包括第1级移位单元4_1～第n级移位单元4_n，第1级移位单元4_1～第n级移位单元4_n顺次输出驱动信号，n＞1。控制信号线5还包括帧开始信号线STV，帧开始信号线STV与第1级移位单元4_1电连接，帧开始信号线STV位于显示区1。
在上述设置方式中，通过将帧开始信号线STV也设置在显示区1，可以减小帧开始信号线STV与第1级移位单元4_1之间的连接走线的长度，进而减小帧开始信号的延迟与衰减，使移位寄存器3及时响应帧开始信号。
进一步地，再次参见图11，显示区1包括寄存器设置区8，移位寄存器3位于寄存器设置区8，帧开始信号线STV位于寄存器设置区8的一侧。
相较于时钟信号线需要与每一个移位单元4进行电连接，帧开始信号线STV仅需与第1级移位单元4_1电连接，因此仅需考虑帧开始信号线STV仅需与第1级移位单元4_1之间的布线长度，帧开始信号线STV位于寄存器设置区8的一侧，也就是位于第1级移位单元4_1的一侧，因而也能够较大程度的减小帧开始信号线STV与第1级移位单元4_1之间的连接距离。此外，将帧开始信号线STV设置在寄存器设置区8外侧，还可避免寄存器设置区8内所需设置的控制信号线5数量过多，进而避免控制信号线5与寄存器设置区8内的数据线耦合过大。
进一步地，如图12所示，图12为本发明实施例所提供的控制信号线5的又一种设置位置示意图，显示面板还包括连接引脚42，连接引脚42用于向控制信号线5提供信号，示例性的，结合图9，当各移位单元4分别与第一正时钟线CK1_1和第一负时钟线CK2_1电连接时，连接引脚42用于向帧开始信号线STV、第一正时钟线CK1_1和第一负时钟线CK2_1提供信号，第1级移位单元4_1位于靠近连接引脚42的一侧。
在该种设置方式中，第1级移位单元4_1位于靠近显示面板下边缘的位置处，移位寄存器3由下至上进行扫描，此时帧开始信号线STV无需穿过显示区1就可实现与第1级移位单元4_1的电连接，一方面，帧开始信号线STV自身长度较小，帧开始信号的延迟和衰减很小，另一方面，还能避免帧开始信号线STV贯穿显示区，进而避免与数据线之间产生较大的耦合。
在一种可行的实施方式中，如图13和图14所示，图13为本发明实施例所提供的移位单元4中的子单元27的一种排布示意图，图14为本发明实施例所提供的移位单元4中的子单元27的另一种排布示意图，显示面板包括沿第一方向x排列的多个像素行11，像素行11包括沿第二方向y排列的多个子像素2，第一方向x与第二方向y相交。
移位单元4被划分为多个子单元27，一个子单元27位于一个子像素2的一侧，其中，参见图13，移位单元4中的子单元27位于同一像素行11中子像素2在第一方向x的一侧，或者，参见图14，移位单元4中的子单元27位于同一像素行11中子像素2在第二方向y的一侧。
由于单个移位单元4中的器件数量较多，因此，移位单元4拆分为多个子单元27，且分散设置在同一像素行11中子像素2在第二方向y的一侧，或是同一像素行11中子像素2在第一方向x的一侧，可以一个移位单元4所包括的多个子单元27沿第二方向y排列，更利于实现移位单元4与像素行11之间的电连接。
在一种可行的实施方式中，如图15所示，图15为本发明实施例所提供的显示面板的另一种膜层结构示意图，移位单元4被划分为多个子单元27，一个子单元27位于一个子像素2的一侧。
结合图4，移位单元4包括缓冲模块17，缓冲模块17包括x个互补金属氧化物半导体器件28，互补金属氧化物半导体器件28包括P型晶体管Mp和N型晶体管Mn。其中，P型晶体管Mp和N型晶体管Mn的栅极彼此电连接，P型晶体管Mp和N型晶体管Mn的第二极彼此电连接，P型晶体管Mp的第一极与第一固定电位信号线VGH电连接，N型晶体管Mn的第一极与第二固定电位信号线VGL电连接。一个互补金属氧化物半导体器件28中的P型晶体管Mp和N型晶体管Mn用于实现同一逻辑功能。
其中，x个互补金属氧化物半导体器件28被划分为y个子单元27，且同一互补金属氧化物半导体器件28中的P型晶体管Mp和N型晶体管Mn所属同一子单元27，x≥1，1≤y≤x。
对于一个互补金属氧化物半导体器件28，如果其包括的P型晶体管Mp和N型晶体管Mn距离过远，会很容易受到其它信号的干扰，导致互补金属氧化物半导体器件28的器件功能失效，进而导致电路功能失效。为此，在本发明实施例中，通过将同一互补金属氧化物半导体器件28中的P型晶体管Mp和N型晶体管Mn被划分为同一子单元27，可以使得同一互补金属氧化物半导体器件28中的P型晶体管Mp和N型晶体管Mn相距很近，以提高互补金属氧化物半导体器件28的可靠性。此外，同一互补金属氧化物半导体器件28中两个晶体管的栅极彼此电连接，第二极也彼此电连接，因此，同一互补金属氧化物半导体器件28中两个晶体管划分至同一个子单元27中，还可优化版图设计。
进一步地，结合图4和图15，缓冲模块17包括顺次级联的多级缓冲子模块29，各缓冲子模块29包括至少一个互补金属氧化物半导体器件28。其中，为提高缓冲模块17的稳压效果，缓冲子模块29包括第一缓冲子模块30，第一缓冲子模块30包括并联设置的至少两个互补金属氧化物半导体器件28。
在一种设置方式中，缓冲模块17中的每个缓冲子模块29可以均包括并联设置的至少两个互补金属氧化物半导体器件28。或者，在另一种设置方式中，缓冲模块17仅部分缓冲子模块29包括并联设置的至少两个互补金属氧化物半导体器件28，例如，第1级缓冲子模块29包括一个互补金属氧化物半导体器件28，第2级缓冲子模块29～第k级缓冲子模块29分别包括并联设置的至少两个互补金属氧化物半导体器件28，在该种结构中，第2级缓冲子模块29～第k级缓冲子模块29均为第一缓冲子模块30。或者，第1级缓冲子模块29～第k-1级缓冲子模块29均只包括一个互补金属氧化物半导体器件28，第k级缓冲子模块29包括并联设置的至少两个互补金属氧化物半导体器件28。在该种结构中，只有第k级缓冲子模块29为第一缓冲子模块30。
进一步地，再次参见图15，x＝y。即，在缓冲模块17所在的这部分子单元27中，一个子单元27仅包括一个互补金属氧化物半导体器件28，从而避免单个子单元27中器件过多而导致的器件之间的相互干扰。
在一种可行的实施方式中，结合图4和图15，如图16所示，图16为本发明实施例所提供的显示面板的再一种膜层结构示意图，移位单元4被划分为多个子单元27，一个子单元27位于一个子像素2的一侧。移位单元4包括锁存模块15，锁存模块15至多被划分为两个子单元27。
结合图4所示的锁存模块15的电路结构可知，通常，锁存模块15仅包括晶体管器件，不包括稳压电容。如果将锁存模块15拆分为太多数量的子单元27，当这多个子单元27分别位于多个子像素2的一侧时，这部分子单元27之间的连接走线会与数据线Data发生较多的交叠。由于在一帧时间内，一级移位单元4中的锁存模块15仅刷新一次，在未被刷新的时间内，其输出的信号依靠第一固定电位信号线VGH提供的第一固定电压和第二固定电位信号线VGL提供的第二固定电压的自锁保持住。如果锁存模块15被拆分为太多数量的子单元27，这部分子单元27之间的连接走线，也就是锁存模块15内部的连接走线会与数据线Data存在过多交叠，进而导致锁存模块15会受到较大的干扰，使锁存模块15难以将所输出的电压维持住，导致锁存模块15功能失效。因此，本发明实施例至多将锁存模块15划分为两个子单元27，可以减小锁存模块15内部的连接走线与数据线Data之间的交叠，进而提高锁存模块15工作状态的稳定性。
进一步地，再次参见图16，一个锁存模块15被划分为一个子单元27，此时，锁存模块15内部的连接走线不会与数据线Data发生交叠，更大程度的降低了数据信号对锁存模块15的干扰。
进一步地，如图17所示，图17为本发明实施例所提供的数据线的一种结构示意图，子像素2包括第一子像素31和第二子像素32，锁存模块15位于第一子像素31在第一方向x的一侧。显示面板还包括沿第一方向x延伸的数据线Data，第一子像素31和与其电连接的数据线Data之间的距离L1大于第二子像素32和与其电连接的数据线Data之间的距离L2。
由于锁存模块15所包括的晶体管数量较多，所需占用空间较大，因此，当锁存模块15位于第一子像素31在第一方向x的一侧时，通过增大与第一子像素31电连接的数据线Data之间的距离，不仅可以为锁存模块15预留出更大的设置空间，而且还可以增大数据线Data与锁存模块15之间的距离，更大程度的降低数据线Data上的数据信号对锁存模块15的干扰。
在一种可行的设置方式中，参见图5和图9，移位单元4包括锁存模块15、逻辑模块16和缓冲模块17，其中，逻辑模块16电连接在锁存模块15与缓冲模块17之间，缓冲模块17电连接在逻辑模块16与子像素2之间。
在移位寄存器3中，部分移位单元4沿第一方向x排列构成第一单元列18，部分移位单元4沿第一方向x排列构成第二单元列19，第一单元列18和第二单元列19沿第二方向y排列，第一方向x与第二方向y相交。在第一单元列18的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第一单元列18指向第二单元列19的方向排列，在第二单元列19的移位单元4中，缓冲模块17、逻辑模块16和锁存模块15沿第二单元列19指向第一单元列18的方向排列。
结合上述对移位单元4具体结构的阐述，在相邻两级移位单元4中，上一级移位单元4中的锁存模块15需要与下一级移位单元4中的锁存模块15电连接，以实现移位功能。基于上述设置方式，第一单元列18和第二单元列19中的锁存模块15相距较近，因此在实现相邻两级移位单元4中锁存模块15的电连接时，这两个锁存模块15之间的连接距离较小，因而可以减小这部分连接走线与其它信号线的交叠，进而减小耦合，提高移位的可靠性。
需要说明的是，移位单元4具体电路结构不同，将移位单元4所划分出来的子单元27的数量也不相同。在一种设计中，可以将一个移位单元4划分为18个子单元27，这18个子单元27可以分别位于18个子像素2在第一方向x的一侧，也就是需要占用6个像素4下方的空间。
在一种可行的实施方式中，参见图15，显示面板还包括数据线Data，数据线位于显示区1且与子像素2电连接，控制信号线5与数据线Data同层设置，此时，控制信号线5与数据线Data采用同一构图工艺形成，以简化工艺流程，降低工艺成本。
在一种可行的实施方式中，参见图15，子像素2包括像素电路6和发光二极管7，像素电路6分别与移位单元4和发光二极管7电连接，其中，发光二极管7具有驱动电压低、发光效率高等优势，可显著提升显示面板的显示性能，在本发明实施例中，发光二极管7具体可为mini LED或是micro LED。
在一种可行的实施方式中，如图18和图19所示，图18为本发明实施例所提供的移位寄存器3的一种结构示意图，图19为本发明实施例所提供的移位寄存器3的另一种结构示意图，移位寄存器3包括至少一个扫描移位寄存器33和/或至少一个发射移位寄存器34。其中，扫描移位寄存器33通过扫描信号线Scan与子像素2电连接，发射移位寄存器34通过发光信号线Emit与子像素2电连接。
需要说明的是，参见图18，显示面板可以仅包括一个扫描移位寄存器33和一个发射移位寄存器34，实现对扫描信号线Scan和发光信号线Emit的单边驱动。或者，参见图19，显示面板也可以包括两个扫描移位寄存器33和两个发射移位寄存器34，实现对扫描信号线Scan和发光信号线Emit的双边驱动，进而提高刷新速率且减小扫描信号和发光信号在传输过程中的衰减。
基于同一发明构思，本发明实施例还提供了一种显示装置，如图20所示，图20为本发明实施例所提供的显示装置的一种结构示意图，该显示装置包括上述显示面板100。其中，显示面板100的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图20所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑、可穿戴电子产品或车载电子产品等任何具有显示功能的电子设备。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (27)

1.一种显示面板，其特征在于，包括：
显示区；
位于所述显示区的子像素；
移位寄存器，包括级联设置的多级移位单元，所述移位单元分别与控制信号线和所述子像素电连接，用于响应控制信号并向所述子像素输出驱动信号；
其中，所述移位寄存器位于所述显示区，且至少一条所述控制信号线位于所述显示区。
2.根据权利要求1所述的显示面板，其特征在于，
所述显示区包括寄存器设置区，所述移位寄存器位于所述寄存器设置区，且至少一条所述控制信号线位于所述寄存器设置区。
3.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括沿第一方向排列的多个像素行，所述像素行包括沿第二方向排列的多个所述子像素，所述第一方向与所述第二方向相交；
所述移位单元位于相邻两个所述像素行之间，其中，第1级所述移位单元和第2级所述移位单元均位于第2个所述像素行与第3个所述像素行之间；
其中，显示面板包括沿第二方向延伸的第一面板边缘，第1个所述像素行与所述第一面板边缘相邻，第2个所述像素行位于第1个所述像素行远离所述第一面板边缘的一侧，第3个所述像素行位于第2个所述像素行远离所述第一面板边缘的一侧。
4.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括沿第二方向交替排列的像素列和间隔区，所述像素列包括沿第一方向排列的多个像素，所述像素包括多个所述子像素，所述第一方向与所述第二方向相交；
至少一条所述控制信号线位于所述间隔区。
5.根据权利要求1所述的显示面板，其特征在于，
在所述移位寄存器中，部分所述移位单元沿第一方向排列构成第一单元列，部分所述移位单元沿第一方向排列构成第二单元列，所述第一单元列和所述第二单元列沿第二方向排列，所述第一方向与所述第二方向相交；
所述控制信号线包括第一正时钟线、第一负时钟线、第二正时钟线和第二负时钟线，同一时刻，所述第一正时钟线和所述第二正时钟线提供的信号相同，所述第一负时钟线和所述第二负时钟线提供的信号相同；
其中，所述第一单元列中的所述移位单元与所述第一正时钟线和所述第一负时钟线电连接，所述第二单元列中的所述移位单元与所述第二正时钟线和所述第二负时钟线电连接。
6.根据权利要求5所述的显示面板，其特征在于，
所述显示面板包括沿第二方向交替排列的像素列和间隔区，所述像素列包括沿第一方向排列的多个像素，所述像素包括多个所述子像素，所述第一方向与所述第二方向相交；
所述间隔区包括第一间隔区，所述第一单元列和所述第二单元列分别位于所述第一间隔区在所述第二方向上的两侧；
所述第一正时钟线和所述第一负时钟线中的至少一条位于所述第一间隔区，所述第二正时钟线和所述第二负时钟线中的至少一条位于所述第一间隔区。
7.根据权利要求5所述的显示面板，其特征在于，
所述显示面板包括沿第二方向交替排列的像素列和间隔区，所述像素列包括沿第一方向排列的多个像素，所述像素包括多个所述子像素，所述第一方向与所述第二方向相交；
所述间隔区包括第二间隔区，所述第一单元列至少位于所述第二间隔区在所述第二方向上的两侧，所述第一正时钟线和所述第一负时钟线中的至少一条位于所述第二间隔区；
和/或，所述间隔区包括第三间隔区，所述第二单元列至少位于所述第三间隔区在所述第二方向上的两侧，所述第二正时钟线和所述第二负时钟线中的至少一条位于所述第三间隔区。
8.根据权利要求5所述的显示面板，其特征在于，
所述移位单元包括锁存模块、逻辑模块和缓冲模块，其中，所述逻辑模块电连接在所述锁存模块与所述缓冲模块之间，所述缓冲模块电连接在所述逻辑模块与所述子像素之间；
所述第一单元列包括奇数级所述移位单元，所述第二单元列包括偶数级所述移位单元，所述第一单元列中的所述锁存模块与所述第一正时钟线电连接，所述第一单元列中的所述逻辑模块与所述第一负时钟线电连接，所述第二单元列中的所述锁存模块与所述第二负时钟线电连接，所述第二单元列中的所述逻辑模块与所述第二正时钟线电连接；
在所述第一单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第一单元列指向所述第二单元列的方向排列，在所述第二单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第二单元列指向所述第一单元列的方向排列；
所述第一正时钟线和所述第二负时钟线位于第一单元列和所述第二单元列之间，所述第一负时钟线位于所述第一单元列中所述锁存模块远离所述第二单元列的一侧，所述第二正时钟线位于所述第二单元列中所述锁存模块远离所述第一单元列的一侧。
9.根据权利要求1所述的显示面板，其特征在于，
所述控制信号线包括第一正时钟线和第一负时钟线；
在所述移位寄存器中，部分所述移位单元沿第一方向排列构成第一单元列，其余部分所述移位单元沿第一方向排列构成第二单元列，所述第一单元列和所述第二单元列沿第二方向排列，所述第一方向与所述第二方向相交；
所述第一单元列中的所述移位单元分别与所述第一正时钟线和所述第一负时钟线电连接，所述第二单元列中的所述移位单元分别与所述第一正时钟线和所述第一负时钟线电连接，并且，所述第一正时钟线和所述第一负时钟线位于所述第一单元列与所述第二单元列之间。
10.根据权利要求9所述的显示面板，其特征在于，
所述显示面板包括沿第二方向交替排列的像素列和间隔区，所述像素列包括沿第一方向排列的多个像素，所述像素包括多个所述子像素，所述第一方向与所述第二方向相交；
所述间隔区包括第一间隔区，所述第一单元列和所述第二单元列分别位于所述第一间隔区在所述第二方向上的两侧；
所述第一正时钟线和所述第一负时钟线位于所述第一间隔区。
11.根据权利要求9所述的显示面板，其特征在于，
所述移位单元包括锁存模块、逻辑模块和缓冲模块，其中，所述逻辑模块电连接在所述锁存模块与所述缓冲模块之间，所述缓冲模块电连接在所述逻辑模块与所述子像素之间；
在奇数级所述移位单元中，所述锁存模块与所述第一正时钟线电连接，所述逻辑模块与所述第一负时钟线电连接，在偶数级所述移位单元中，所述锁存模块与所述第一负时钟线电连接，所述逻辑模块与所述第一正时钟线电连接；
在所述第一单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第一单元列指向所述第二单元列的方向排列，在所述第二单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第二单元列指向所述第一单元列的方向排列。
12.根据权利要求5或9所述的显示面板，其特征在于，
所述第一单元列包括奇数级所述移位单元，所述第二单元列包括偶数级所述移位单元。
13.根据权利要求1所述的显示面板，其特征在于，
所述移位寄存器包括第1级所述移位单元～第n级所述移位单元，第1级所述移位单元～第n级所述移位单元顺次输出驱动信号，n＞1；
所述控制信号线还包括帧开始信号线，所述帧开始信号线与第1级所述移位单元电连接，所述帧开始信号线位于所述显示区。
14.根据权利要求13所述的显示面板，其特征在于，
所述显示区包括寄存器设置区，所述移位寄存器位于所述寄存器设置区，所述帧开始信号线位于所述寄存器设置区的一侧。
15.根据权利要求13所述的显示面板，其特征在于，
所述显示面板还包括连接引脚，第1级所述移位单元位于靠近所述连接引脚的一侧。
16.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括沿第一方向排列的多个像素行，所述像素行包括沿第二方向排列的多个所述子像素，所述第一方向与所述第二方向相交；
所述移位单元被划分为多个子单元，一个所述子单元位于一个所述子像素的一侧，其中，所述移位单元中的所述子单元位于同一所述像素行中所述子像素在所述第二方向的一侧，或者，所述移位单元中的所述子单元位于同一所述像素行中所述子像素在所述第一方向的一侧。
17.根据权利要求1所述的显示面板，其特征在于，
所述移位单元被划分为多个子单元，一个所述子单元位于一个所述子像素的一侧；
所述移位单元包括缓冲模块，所述缓冲模块包括x个互补金属氧化物半导体器件，所述互补金属氧化物半导体器件包括P型晶体管和N型晶体管；
其中，x个所述互补金属氧化物半导体器件被划分为y个所述子单元，且同一所述互补金属氧化物半导体器件中的所述P型晶体管和所述N型晶体管所属同一所述子单元，x≥1，1≤y≤x。
18.根据权利要求17所述的显示面板，其特征在于，
所述缓冲模块包括顺次级联的多级缓冲子模块，各所述缓冲子模块包括至少一个所述互补金属氧化物半导体器件；
其中，所述缓冲子模块包括第一缓冲子模块，所述第一缓冲子模块包括并联设置的至少两个所述互补金属氧化物半导体器件。
19.根据权利要求17所述的显示面板，其特征在于，
x＝y。
20.根据权利要求1所述的显示面板，其特征在于，
所述移位单元被划分为多个子单元，一个所述子单元位于一个所述子像素的一侧；
所述移位单元包括锁存模块，所述锁存模块至多被划分为两个所述子单元。
21.根据权利要求20所述的显示面板，其特征在于，
所述锁存模块被划分为一个所述子单元。
22.根据权利要求20所述的显示面板，其特征在于，
所述子像素包括第一子像素和第二子像素，所述锁存模块位于所述第一子像素在第一方向的一侧；
所述显示面板还包括沿所述第一方向延伸的数据线，所述第一子像素和与其电连接的所述数据线之间的距离大于所述第二子像素和与其电连接的所述数据线之间的距离。
23.根据权利要求1所述的显示面板，其特征在于，
所述移位单元包括锁存模块、逻辑模块和缓冲模块，其中，所述逻辑模块电连接在所述锁存模块与所述缓冲模块之间，所述缓冲模块电连接在所述逻辑模块与所述子像素之间；
在所述移位寄存器中，部分所述移位单元沿第一方向排列构成第一单元列，部分所述移位单元沿第一方向排列构成第二单元列，所述第一单元列和所述第二单元列沿第二方向排列，所述第一方向与所述第二方向相交；
在所述第一单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第一单元列指向所述第二单元列的方向排列，在所述第二单元列的所述移位单元中，所述缓冲模块、所述逻辑模块和所述锁存模块沿所述第二单元列指向所述第一单元列的方向排列。
24.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括数据线，所述数据线位于所述显示区且与所述子像素电连接；
所述控制信号线与所述数据线同层设置。
25.根据权利要求1所述的显示面板，其特征在于，
所述子像素包括像素电路和发光二极管，所述像素电路分别与所述移位单元和所述发光二极管电连接。
26.根据权利要求1所述的显示面板，其特征在于，
所述移位寄存器包括：
至少一个扫描移位寄存器，所述扫描移位寄存器通过扫描信号线与所述子像素电连接；
和/或，至少一个发射移位寄存器，所述发射移位寄存器通过发光信号线与所述子像素电连接。
27.一种显示装置，其特征在于，包括如权利要求1～26任一项所述的显示面板。
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