CN114970872A

CN114970872A - 量子线路的编译方法、装置、介质及电子装置

Info

Publication number: CN114970872A
Application number: CN202110216512.1A
Authority: CN
Inventors: 窦猛汉; 赵东一
Original assignee: Origin Quantum Computing Technology Co Ltd
Current assignee: Origin Quantum Computing Technology Co Ltd
Priority date: 2021-02-26
Filing date: 2021-02-26
Publication date: 2022-08-30
Anticipated expiration: 2041-02-26
Also published as: CN114970872B

Abstract

本发明公开了一种量子线路的编译方法、装置、介质及电子装置，本发明通过获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路。本发明实现量子线路中的第一特定逻辑门的后移以及消除。由此在不影响量子线路的测量结果的情况下，降低了量子线路的深度，消除了量子线路中的冗余线路，提高了量子线路运行效率。

Description

量子线路的编译方法、装置、介质及电子装置

技术领域

本发明属于量子计算技术领域，特别是一种量子线路的编译方法、装置、介质及电子装置。

背景技术

量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。当某个装置处理和计算的是量子信息，运行的是量子算法时，它就是量子计算机。量子计算机因其具有相对普通计算机更高效的处理数学问题的能力，例如，能将破解RSA密钥的时间从数百年加速到数小时，故成为一种正在研究中的关键技术。

由于硬件条件的限制，目前的量子芯片只能运行一些基础的、特定的量子逻辑门，因此需要对量子线路进行编译，以使编译后的量子线路能在量子芯片上运行。但是，编译后的量子线路中经常会存在一些冗余线路，从而导致量子线路的运行效率低下。

发明内容

本发明的目的是提供一种量子线路的编译方法、装置、介质及电子装置，旨在提高量子线路运行效率。

本申请的一个实施例提供了一种量子线路的编译方法，所述编译方法包括：

获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；

在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；

消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。

可选地，所述基础逻辑门包括CZ门、RX门以及RZ门，所述获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门的步骤具体包括：

获取所述待编译线路中量子芯片不支持的多控逻辑门及其对应的操作比特，作为所述待分解逻辑门及其对应的操作比特；

将所述待分解逻辑门转换为CNOT门以及U3门，并将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门。

可选地，所述将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门的步骤具体包括：

将所述CNOT门转换为H门以及所述CZ门，将所述H门合并至所述U3门，并对应调整所述U3门的角度参数；

在所述U3门的角度参数不符合预设转换条件时，将所述U3门转换为所述RX门以及所述RZ门。

可选地，所述第一特定逻辑门为所述RZ门，所述在所述待编译线路中，将所述基础逻辑门进行转换操作的步骤具体包括：

在所述待编译线路中，获取一所述RZ门，并获取所述RZ门的后一逻辑门作为目标逻辑门；

若所述目标逻辑门为所述CZ门，则将所述RZ门后移至所述CZ门之后。

可选地，所述获取所述RZ门的后一逻辑门作为目标逻辑门的步骤之后，还包括：

若所述目标逻辑门为所述RX门，则将所述RZ门后移至所述RX门之后，并将所述RX门转换为第二特定逻辑门；其中，所述RZ门与所述RX门的酉矩阵乘积，等于所述第二特定逻辑门与所述RZ门的酉矩阵乘积。

可选地，所述基础逻辑门还包括所述第二特定逻辑门，所述将所述CNOT门转换为H门以及所述CZ门，将所述H门合并至所述U3门，并对应调整所述U3门的角度参数的步骤之后，还包括：

在所述U3门的角度参数符合预设转换条件时，将所述U3门转换为所述第二特定逻辑门。

若所述目标逻辑门为所述第二特定逻辑门，则将所述RZ门后移至所述第二特定逻辑门之后，并对应调整所述第二特定逻辑门的角度参数。

本申请的又一实施例提供了一种量子线路的编译装置，所述编译装置包括：

逻辑门转换模块，用于获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；

逻辑门优化模块，用于在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；

线路编译模块，用于消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。

本申请的又一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中所述的方法。

本申请的又一实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中所述的方法。

与现有技术相比，本发明提供的一种量子线路的编译方法，本发明通过获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。通过上述方式，本发明将量子芯片不支持的待分解逻辑门转换为量子芯片支持的基础逻辑门，然后将不可在量子芯片上运行的待编译线路转换为可在量子芯片上直接运行的目标量子线路，并实现了量子线路中的第一特定逻辑门的后移以及消除。由此在不影响量子线路的测量结果的情况下，降低了量子线路的深度，消除了量子线路中的冗余线路，提高了量子线路运行效率。

附图说明

图1为本发明实施例提供的一种量子线路的编译方法的计算机终端的硬件结构框图；

图2为本发明实施例提供的一种量子线路的编译方法的流程示意图；

图3为本发明实施例提供的待分解逻辑门的第一分解线路示意图；

图4为本发明实施例提供的CNOT门的分解线路示意图；

图5为本发明实施例提供的待分解逻辑门的第二分解线路示意图；

图6为本发明实施例提供的待分解逻辑门的第三分解线路示意图；

图7为本发明实施例提供的目标量子线示意图。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明实施例首先提供了一种量子线路的编译方法，该方法可以应用于电子设备，如计算机终端，具体如普通电脑、量子计算机等。

下面以运行在计算机终端上为例对其进行详细说明。图1为本发明实施例提供的一种量子线路的编译方法的计算机终端的硬件结构框图。如图1所示，计算机终端可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储基于量子线路的期权估计方法的存储器104，可选地，上述计算机终端还可以包括用于通信功能的传输装置106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述计算机终端的结构造成限定。例如，计算机终端还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。

存储器104可用于存储应用软件的软件程序以及模块，如本申请实施例中的量子线路的编译方法对应的程序指令/模块，处理器102通过运行存储在存储器104内的软件程序以及模块，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至计算机终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括计算机终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，RF)模块，其用于通过无线方式与互联网进行通讯。

需要说明的是，真正的量子计算机是混合结构的，它包含两大部分：一部分是经典计算机，负责执行经典计算与控制；另一部分是量子设备，负责运行量子程序进而实现量子计算。而量子程序是由量子语言如QRunes语言编写的一串能够在量子计算机上运行的指令序列，实现了对量子逻辑门操作的支持，并最终实现量子计算。具体的说，量子程序就是一系列按照一定时序操作量子逻辑门的指令序列。

在实际应用中，因受限于量子设备硬件的发展，通常需要进行量子计算模拟以验证量子算法、量子应用等等。量子计算模拟即借助普通计算机的资源搭建的虚拟架构(即量子虚拟机)实现特定问题对应的量子程序的模拟运行的过程。通常，需要构建特定问题对应的量子程序。本发明实施例所指量子程序，即是经典语言编写的表征量子比特及其演化的程序，其中与量子计算相关的量子比特、量子逻辑门等等均有相应的经典代码表示。

量子线路作为量子程序的一种体现方式，也称量子逻辑电路，是最常用的通用量子计算模型，表示在抽象概念下对于量子比特进行操作的线路，其组成包括量子比特、线路(时间线)、以及各种量子逻辑门，最后常需要通过量子测量操作将结果读取出来。

不同于传统电路是用金属线所连接以传递电压信号或电流信号，在量子线路中，线路可看成是由时间所连接，亦即量子比特的状态随着时间自然演化，在这过程中按照哈密顿运算符的指示，一直到遇上逻辑门而被操作。

一个量子程序整体上对应有一条总的量子线路，本发明所述量子程序即指该条总的量子线路，其中，该总的量子线路中的量子比特总数与量子程序的量子比特总数相同。可以理解为：一个量子程序可以由量子线路、针对量子线路中量子比特的测量操作、保存测量结果的寄存器及控制流节点(跳转指令)组成，一条量子线路可以包含几十上百个甚至千上万个量子逻辑门操作。量子程序的执行过程，就是对所有的量子逻辑门按照一定时序执行的过程。需要说明的是，时序即单个量子逻辑门被执行的时间顺序。

需要说明的是，经典计算中，最基本的单元是比特，而最基本的控制模式是逻辑门，可以通过逻辑门的组合来达到控制电路的目的。类似地，处理量子比特的方式就是量子逻辑门。使用量子逻辑门，能够使量子态发生演化，量子逻辑门是构成量子线路的基础，量子逻辑门包括单比特量子逻辑门，如Hadamard门(H门，阿达马门)、泡利-X门(X门)、泡利-Y门(Y门)、泡利-Z门(Z门)、RX门、RY门、RZ门等等；多比特量子逻辑门，如CNOT门、CR门、iSWAP门、Toffoli门等等。量子逻辑门一般使用酉矩阵表示，而酉矩阵不仅是矩阵形式，也是一种操作和变换。一般量子逻辑门在量子态上的作用是通过酉矩阵左乘以量子态右矢对应的矩阵进行计算。

参见图2，图2为本发明实施例提供的一种量子线路的编译方法的流程示意图。

本实施例提供一种量子线路的编译方法的第一实施例，所述量子线路的编译方法包括：

步骤S100，获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；

由于硬件条件的限制，目前的量子芯片只能运行一些基础的、特定的量子逻辑门。为了使量子线路能在量子芯片上运行，需要对量子线路进行编译，即将量子线路中量子芯片不支持的待分解逻辑门转换为量子芯片支持的基础逻辑门，由此保证量子线路能在量子芯片上正常运行。具体地，获取待编译线路中量子芯片不支持运行的各个逻辑门以及各个逻辑门对应作用的操作比特，作为待分解逻辑门及其对应的操作比特。然后将待分解逻辑门转换为量子芯片支持的基础逻辑门，或者是将待分解逻辑门转换为可在量子芯片上运行的基础逻辑门的组合。

示例性的，所述步骤S100具体包括：

具体地，所述基础逻辑门可以包括CZ门、RX门以及RZ门。根据不同量子芯片支持的逻辑门种类不同，具体实施例中，所述基础逻辑门还可以为其他单量子逻辑门或者双量子逻辑门。所述待分解逻辑门为量子芯片不支持的多控逻辑门，因此待分解逻辑门无法直接在量子芯片上运行，需要分解为可在量子芯片上运行的多个基础逻辑门的组合。首先获取所述待编译线路中各个多控逻辑门以及各个多控逻辑门对应的操作比特，并将各个多控逻辑门以及各个多控逻辑门对应的操作比特，依次作为待分解逻辑门及其对应的操作比特。其中，多控逻辑门包括至少一个控制比特及一个受控逻辑门。该多控逻辑门中的受控逻辑门可以为受控单量子逻辑门，也可以为受控双量子逻辑门。

在该受控逻辑门为受控双量子逻辑门时，首先将该受控双量子逻辑门分解为多个受控单量子逻辑门及CNOT门的组合，然后继续对各个受控单量子逻辑门进行分解，直至将包括该受控双量子逻辑门的多控逻辑门分解为可在量子芯片上运行的基础逻辑门。

在该受控逻辑门为受控单量子逻辑门时，如图3所示，以该多控逻辑门中的受控逻辑门为受控H门(受控单量子逻辑门)为例进行说明。首先将该受控H门转换为CNOT门和U3门两种逻辑门的组合，具体如图3所示，即具体将包括该受控H门的多控逻辑门分解为包括CNOT门和U3门两种逻辑门的16个逻辑门。其中，q1、q2以及q3为该多控逻辑门的三个操作比特，q1以及q2为两个控制比特，q3为受控比特。然后将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门。所述U3门包括三个角度参数，即U3(θ,Φ,λ)，θ、Φ、λ分别为U3门对应的三个角度参数。以图中第一个U3门，即U3(0.000000,1.570796,0.000000)为例，第一个0.000000对应θ角度参数，1.570796对应Φ角度参数，第二个0.000000对应λ角度参数。

示例性的，所述基础逻辑门还包括所述第二特定逻辑门，所述将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门的步骤具体包括：

具体地，CNOT门具体可以分解为H门以及CZ门的组合，如图4所示，CNOT门可依次分解为1个H门、1个CZ门以及1个H门。其中，可以将H门进一步分解，即依次分解为RZ门、RX门以及RZ门三种基础逻辑门；或者为了减少转换后的逻辑门个数，可以将H门与其他U3门合并，然后对应调整合并后的U3门角度参数。具体可将H门与相邻的U3门进行合并，然后对合并后的U3门的角度参数进行判断，并根据判断结果进行对应处理。

其中，U3(θ,Φ,λ)门对应矩阵为：

所述第二特定逻辑门为RPhi门，对应矩阵为：

其中，R_Φ(θ)即为RPhi(θ,Φ)门。

在所述U3门的角度参数不符合预设转换条件时，可将U3(θ,Φ,λ)门分解为RZ门以及RX门的组合，即将U3(θ,Φ,λ)门依次分解为1个RZ(Φ+3π)门、1个

门、1个RZ(θ+π)门、1个

门以及1个RZ(λ)门。其中，预设转换条件可以是：所述U3门的角度参数符合预先设定角度。在所述U3门的角度参数不符合预先设定角度时，即为不符合预设转换条件。

由此，如图5所示，将包括受控H门的多控逻辑门对应的量子线路转换为只包括RZ门、RX门以及CZ门三种基础逻辑门的量子线路。

由于直接将U3门转换为对应的RPhi门和/或RZ门，可进一步减少转换后的逻辑门个数，因此，在所述U3门的角度参数符合预先设定角度时，将所述U3门转换为所述第二特定逻辑门。

进一步地，所述在所述角度参数符合预设转换条件时，将所述U3门转换为所述第二特定逻辑门的具体过程为：

1、当U3(θ,Φ,λ)门的角度参数分别为

π、π，即

门，则将

门转换为一个

门；

2、当U3(θ,Φ,λ)门的角度参数分别为

即

门，则将

门转换为一个

门；

3、当U3(θ,Φ,λ)门的角度参数分别为π、π、0，即U3(π,π,0)门，则将U3(π,π,0)门转换为两个

门；

4、当U3(θ,Φ,λ)门的角度参数分别为

0、0，即

门，则将

门转换为一个

门；

5、当U3(θ,Φ,λ)门的角度参数分别为π、2π、0，即U3(π,2π,0)门，则将U3(π,2π,0)门转换为两个

门。

具体实施例中，所述U3门的转换还包括：

6、当U3(θ,Φ,λ)门的角度参数分别为

0、π，即

门，则将

门转换为一个RZ(π)以及一个

门；

7、当U3(θ,Φ,λ)门的角度参数分别为0、θ、0，即U3(0,α,0)门，则将U3(0,α,0)门转换为一个RZ(α)门，其中，α可为任意角度。

由此，如图6所示，将包括受控H门的多控逻辑门对应的量子线路转换为只包括RPhi门、RZ门、RX门以及CZ门四种基础逻辑门的量子线路。

步骤S200，在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；

本实施例中，在将待编译线路中的各个待分解逻辑门转换为基础逻辑门后，进一步在该待编译线路中，将所述基础逻辑门中的各个第一特定逻辑门进行后移，直至将所述待编译线路中的全部第一特定逻辑门后移至线路末尾，即完成了第一特定逻辑门的后移操作。

示例性的，所述在所述待编译线路中，将所述基础逻辑门进行转换操作的步骤具体包括：

所述第一特定逻辑门为所述RZ门，在所述待编译线路中，获取一所述RZ门，并获取所述RZ门的后一逻辑门作为目标逻辑门；

具体地，所述第一特定逻辑门为量子线路中需要后移并消除的量子逻辑门，所述第一特定逻辑门可以是RZ门，也可以是RX门。在所述第一特定逻辑门为RZ门，即实现量子线路在RZ门所在方向(即Z轴方向)旋转门的后移，最后消除量子线路中所有Z轴方向旋转门(即RZ门)。在所述第一特定逻辑门为RX门，即实现量子线路在RX门所在方向(即X轴方向)旋转门的后移，最后消除量子线路中所有X轴方向旋转门(即RX门)。

进一步地，以所述第一特定逻辑门为所述RZ门进行举例说明。在将RZ门进行后移的过程中，为了消除RZ门后移对待编译线路产生影响，进一步将该后移RZ门后的线路进行相应转换，即获取待后移的RZ门的后一逻辑门，作为目标逻辑门，并根据目标逻辑门的类型对该目标逻辑门进行对应转换。可以理解的是，由于所述基础逻辑门中除RZ门之外还包括CZ门、RX门以及RPhi门三种逻辑门，因此可分三种情况进行说明。

在所述目标逻辑门为CZ门时，由于RZ门与CZ门对应的酉矩阵乘积，等于CZ门与RZ门对应的酉矩阵乘积，即RZ·CZ＝CZ·RZ。因此，将CZ门之前的RZ门，后移至CZ门之后，对线路并无影响，即在目标逻辑门为CZ门时可直接将RZ门进行后移。

在所述目标逻辑门为所述RX门时，由于所述RZ门与所述目标逻辑门的酉矩阵乘积，等于所述第二特定逻辑门与所述RZ门的酉矩阵乘积相同，即：

RX(θ_X)·RZ(θ_z)＝RZ(θ_z)·RPhi(θ_X，-θ_z)

需要说明的是，根据矩阵左乘，线路中在前逻辑门对应矩阵应当位于在后逻辑门对应矩阵的右边，即RZ门位于RX门之前，则RZ门与RX的酉矩阵应为RX(θ_X)·RZ(θ_z)。

因此，将所述RZ门后移至所述RX门之后，需进一步将所述RX门转换为RPhi门。

在所述目标逻辑门为所述RPhi门时，将所述RPhi门之前的所述RZ门，后移至所述RPhi门之后，并对应调整所述第二特定逻辑门的角度参数，即：

RPhi(θ,Φ)·RZ(θ_z)＝RZ(θ_z)·RPhi(θ,Φ-θ_z)

示例性的，所述在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾的步骤之前，还包括：

将所述待编译线路中相邻的两个RX门和/或相邻的两个RZ门进行合并操作。

具体地，为了进一步优化线路，减少线路中的逻辑门个数，提高线路执行效率，可在进行基础逻辑门中的第一特定逻辑门进行后移操作之前，首先将基础逻辑门中相邻的两个RX门或者相邻的两个RZ门进行合并操作，合并操作即将两个RX门或者RZ门对应的角度之和作为合并后的RX门的角度参数，即：

R_X(θ_X1)·R_X(θ_X2)＝R_X(θ_X1+θ_X2)

R_Z(θ_Z1)·R_Z(θ_Z2)＝R_Z(θ_Z1+θ_Z2)

然后，对合并之后的基础逻辑门进行第一特定逻辑门的后移操作。

步骤S300，消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。

本实施例中，完成第一特定逻辑门(如RZ门)的后移后，线路中只剩下CZ门、第二特定逻辑门(即RPhi门)及线路末尾的RZ门。由于需要在第一特定逻辑门对应的轴(如Z轴)上对线路进行测量，因此，在将待编译线路中的RZ门全部后移至线路末尾后，可直接删除该RZ门，且不会对量子线路的测量结果产生影响。然后根据待编译线路中转换及消除后的剩余的基础逻辑门(即RPhi门及CZ门)及其对应的操作比特，构建目标量子线路。如图7所示，目标量子线路中只存在RPhi门及CZ门，该两种逻辑门均可直接在量子芯片上运行。通过上述方式，所述目标量子线路在保证线路中的每个逻辑门均可在量子芯片上运行的前提下，将逻辑门的个数优化至最少，由此，本实施例完成了量子线路的编译。

与现有技术相比，本发明提供的一种量子线路的编译方法，本发明通过获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。通过上述方式，本实施例将量子芯片不支持的待分解逻辑门转换为量子芯片支持的基础逻辑门，然后将不可在量子芯片上运行的待编译线路转换为可在量子芯片上直接运行的目标量子线路，并实现了量子线路中的第一特定逻辑门的后移以及消除。由此在不影响量子线路的测量结果的情况下，降低了量子线路的深度，消除了量子线路中的冗余线路，提高了量子线路运行效率。

本发明的再一实施例提供了一种量子线路的编译装置，所述编译装置包括：

进一步地，所述基础逻辑门包括CZ门、RX门以及RZ门，所述逻辑门转换模块具体包括：

第一获取单元，用于获取所述待编译线路中量子芯片不支持的多控逻辑门及其对应的操作比特，作为所述待分解逻辑门及其对应的操作比特；

逻辑门转换单元，用于将所述待分解逻辑门转换为CNOT门以及U3门，并将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门。

进一步地，所述逻辑门转换单元具体包括：

第一转换子单元，用于将所述CNOT门转换为H门以及所述CZ门，将所述H门合并至所述U3门，并对应调整所述U3门的角度参数；

第二转换子单元，用于在所述U3门的角度参数不符合预设转换条件时，将所述U3门转换为所述RX门以及所述RZ门。

进一步地，所述第一特定逻辑门为所述RZ门，所述逻辑门优化模块具体包括：

第二获取单元，用于在所述待编译线路中，获取一所述RZ门，并获取所述RZ门的后一逻辑门作为目标逻辑门；

第一后移单元，用于若所述目标逻辑门为所述CZ门，则将所述RZ门后移至所述CZ门之后。

进一步地，所述逻辑门优化模块具体还包括：

第二后移单元，用于若所述目标逻辑门为所述RX门，则将所述RZ门后移至所述RX门之后，并将所述RX门转换为第二特定逻辑门；其中，所述RZ门与所述RX门的酉矩阵乘积，等于所述第二特定逻辑门与所述RZ门的酉矩阵乘积。

进一步地，所述基础逻辑门还包括第二特定逻辑门，所述逻辑门转换模块具体还包括：

第三转换单元，用于在所述U3门的角度参数符合预设转换条件时，将所述U3门转换为所述第二特定逻辑门。

进一步地，所述逻辑门优化模块具体还包括：

进一步地，所述编译装置还包括：

逻辑门合并模块，用于将所述待编译线路中相邻的两个RX门和/或相邻的两个RZ门进行合并操作。

本发明的再一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中方法实施例中的步骤。

具体的，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：

S1，获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门；

S2，在所述待编译线路中，将所述基础逻辑门进行转换操作，直至将所述基础逻辑门中的各第一特定逻辑门后移至所述待编译线路的线路末尾；

S3，消除所述线路末尾的所述第一特定逻辑门，并根据剩余的基础逻辑门以及所述操作比特，构建目标量子线路，以完成所述待编译线路的编译。

具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本发明的再一实施例还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中方法实施例中的步骤。

具体的，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

具体的，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims

1.一种量子线路的编译方法，其特征在于，所述编译方法包括：

2.如权利要求1所述的编译方法，其特征在于，所述基础逻辑门包括CZ门、RX门以及RZ门，所述获取待编译线路中的待分解逻辑门及其对应的操作比特，并将所述待分解逻辑门转换为量子芯片支持的基础逻辑门的步骤具体包括：

3.如权利要求2所述的编译方法，其特征在于，所述将所述CNOT门以及所述U3门转换为所述RX门、所述RZ门以及所述CZ门的步骤具体包括：

4.如权利要求2或3所述的编译方法，其特征在于，所述第一特定逻辑门为所述RZ门，所述在所述待编译线路中，将所述基础逻辑门进行转换操作的步骤具体包括：

5.如权利要求4所述的编译方法，其特征在于，所述获取所述RZ门的后一逻辑门作为目标逻辑门的步骤之后，还包括：

6.如权利要求5所述的编译方法，其特征在于，所述基础逻辑门还包括所述第二特定逻辑门，所述将所述CNOT门转换为H门以及所述CZ门，将所述H门合并至所述U3门，并对应调整所述U3门的角度参数的步骤之后，还包括：

7.如权利要求6所述的编译方法，其特征在于，所述获取所述RZ门的后一逻辑门作为目标逻辑门的步骤之后，还包括：

8.一种量子线路的编译装置，其特征在于，所述编译装置包括：

9.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行所述权利要求1至7任一项中所述的方法。

10.一种电子装置，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行所述权利要求1至7任一项中所述的方法。