CN114896183A - 一种基于zynq的串口数据发送方法 - Google Patents

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Abstract

本发明公开了一种基于ZYNQ的串口数据发送方法，上电后，初始化PL端的串口模块；PS端ARM将待发送数据写入存储器DDR3；PS端ARM通过总线AXI lite向PL端AXI DMA核发送读数据指令；PL端AXI DMA核接收到该读数据指令后，通过总线AXIStream的读数据通道读取存储器DDR3中存储的待发送数据，并写入PL端缓存器FIFO中；PL端通过缓存器FIFO的空信号控制FIFO读使能；PL端将缓存器FIFO中的待发送数据通过串口模块的输出端输出，完成串口数据发送。基于本发明，CPU无需耗费大量时间在数据传输上，满足了与外部设备通信数据量大、数据实时性要求高的要求。

Description

一种基于ZYNQ的串口数据发送方法
技术领域
本发明涉及串口数据发送技术领域，尤其是一种基于ZYNQ的串口数据发送方法。
背景技术
ZYNQ是赛灵思公司推出的新一代全可编程片上系统，全可编程指的是硬件和软件都可以编程。ZYNQ的本质特征是组合了一个双核ARM Cortex-A9处理器和一个传统的现场可编程门阵列FPGA逻辑部件，它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。ZYNQ的PS端对应处理系统，即CPU部分，PL端对应可编程逻辑，即FPGA部分。
ZYNQ的PS端串口模块是一个全双工的异步接收/发送器，该串口模块处理数据传输需占用大量CPU时间，同时传输的最大波特率受到限制。因此，基于ZYNQ的串口通信无法满足大批量数据通信的实时性需求。
发明内容
针对基于ZYNQ的串口通信存在的技术问题，本发明提供了一种基于ZYNQ的串口数据发送方法，能够通过PS端串口模块实时发送大批量数据。
一种基于ZYNQ的串口数据发送方法，包括以下步骤：
步骤1，上电后，初始化PL端的串口模块；
步骤2，PS端ARM将待发送数据写入存储器DDR3；
步骤3，PS端ARM通过总线AXI lite向PL端AXI DMA核发送读数据指令；
步骤4，PL端AXI DMA核接收到该读数据指令后，通过总线AXI Stream的读数据通道读取存储器DDR3中存储的待发送数据，并写入PL端缓存器FIFO中；
步骤5，PL端通过缓存器FIFO的空信号控制FIFO读使能；
步骤6，PL端将缓存器FIFO中的待发送数据通过串口模块的输出端输出，完成串口数据发送。
进一步的，所述步骤1中，初始化串口模块的具体操作为：PS端ARM通过总线AXIlite向PL端串口模块写入32位寄存器值，PL端FPGA接收到该32位寄存器值，完成串口模块的初始化；该32位寄存器值配置串口的波特率、校验位、数据位及停止位。
进一步的，所述步骤2中，PS端ARM将待发送数据写入存储器DDR3的串口发送存储区，该串口发送存储区包括用于读写乒乓操作的第一存储区、第二存储区两部分。
进一步的，所述步骤4中，当PL端AXI DMA核完成待发送数据的读取和写入后，向PS端发送读完成/写完成中断请求，PS端接收到PL端AXI DMA核的中断请求，判断第一存储区或第二存储区的数据是否已全部发送至缓存器FIFO中。
本发明有益效果：CPU仅需一次处理，即可将大批量数据通过DMA传输到PL端缓存器FIFO中，PL端控制读FIFO，将数据通过串口模块的输出端输出，完成串口数据发送，使得CPU无需耗费大量时间在数据传输上，满足了与外部设备通信数据量大、数据实时性要求高的要求。
附图说明
图1为基于ZYNQ的串口数据发送方法流程图；
图2为利用ZYNQ进行串口数据发送时的ZYNQ内部信号流转图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
一种基于ZYNQ的串口数据发送方法，如图1所示，包括以下步骤：
1、上电后，初始化PL端的串口模块，具体操作为：PS端ARM通过总线AXI lite向PL端串口模块写入32位寄存器值，PL端FPGA接收到该32位寄存器值，完成串口模块的初始化。
总线AXI lite是轻量级地址映射单次传输总线，PS端ARM通过总线AXI4-Lite向PL端单次传输一个32位寄存器值，进行串口配置；该32位寄存器值对应的串口配置寄存器位设置为：
UART_R[3:0]的第0～3位确定串口波特率，其中，
0000：代表波特率115200；
0001：代表波特率230400；
0010：代表波特率460800；
0011：代表波特率921600；
0100：代表波特率1228800；
UART_R[7:4]的第4～7位确定串口校验位，其中，
0000：代表校验位为无校验；
0001：代表校验位为奇校验；
0010：代表校验位为偶校验；
0011：代表校验位为固定值1；
0100：代表校验位为固定值0；
UART_R[11:8]的第8～11位确定串口数据位，其中，
0000：代表数据位为5；
0001：代表数据位为6；
0010：代表数据位为7；
0011：代表数据位为8；
UART_R[15:12]的第12～15位确定串口停止位，其中，
0000：代表停止位为1；
0001：代表停止位为1.5；
0010：代表停止位为2；
UART_R[31:16]的第16～31位默认取值为0。
例如，若串口配置寄存器设置为0X0000_0301，则代表该串口波特率为230400、无校验、数据位8位、停止位为1位。
2、PS端ARM将待发送数据写入存储器DDR3，存储器DDR3中划分出串口发送存储区，为了实现读写乒乓操作，串口发送存储区进一步划分为第一存储区和第二存储区。
例如，配置串口发送存储区的第一存储区，首地址为0X2300_0000，长度为8M；配置第二个存储区，首地址为0X2380_0000，长度为8M。
读写乒乓操作需结合后续步骤理解，具体含义为：当ARM将待发送数据写入第一存储器时，AXI DMA核可以读取第二存储区；当ARM将待发送数据写入到第二存储器时，AXIDMA核可以读取第一存储区。读写乒乓操作使得读写互不影响，提升了串口数据发送的处理效率。
当ARM将待发送数据存储到首地址0X2300_0000，AXI DMA核通过总线AXI Stream的读数据通道读取首地址0X2380_0000的数据。
当ARM将待发送数据存储到首地址0X2380_0000，AXI DMA核通过总线AXI Stream的读数据通道读取首地址0X2300_0000的数据。
3、PS端ARM通过总线AXI lite向PL端AXI DMA核发送读数据指令，PL端AXI DMA核接收到该读数据指令后，通过总线AXI Stream的读数据通道读取存储器DDR3中存储的待发送数据，并写入PL端缓存器FIFO中。
AXI DMA核工作独立于CPU，读写均是对存储器DDR3的直接操作，仅受PS端ARM的监控与管理。总线AXI Stream是面向高速流数据传输总线，允许无限制地数据突发传输。
FIFO是PL端的FIFO核，该FIFO的数据深度和宽度均可达到1024，支持不同输入输出数据位宽以及不同输入输出时钟，对应图2中的FIFO_TX。图2为利用ZYNQ进行串口数据发送时的ZYNQ内部信号流转图。
4、PL端通过缓存器FIFO的空信号控制FIFO读使能，当AXI DMA核将从存储器DDR3读取的数据写入缓存器FIFO后，FIFO空信号线(empty线)由有效信号(高电平)变成无效信号(低电平)，当empty线为无效状态，触发FIFO读使能，并将读取到的数据发送到串口模块的输出端。
5、PL端将缓存器FIFO中的待发送数据通过串口模块的输出端输出，完成串口数据发送。
AXI DMA核使能FIFO数据读通道，读数据位宽设置为64位，数据深度设置为512；AXI DMA核时钟为100MHz。
FIFO_TX数据写深度512，宽度64位，数据写时钟与AXI DMA核时钟一致；FIFO_TX数据读深度4096，宽度8位，数据读时钟是0.1倍串口波特率。
AXI DMA核将从存储器DDR3读取到的待发送数据写入缓存器FIFO中时，由于AXIDMA核的数据读通道位宽为64位、数据深度512，因此FIFO_TX数据写宽度应也设置为64位，数据深度为512。
PL端读取FIFO_TX数据发送到串口模块的输出端，因此，FIFO_TX读数据位宽与串口数据一致，为8位。
以串口配置寄存器设置为0X0000_0301为例，PL端读取缓存器FIFO的数据，每次读取一个8位数据，并将该数据通过串口模块，按照串口波特率230400、无校验、数据位8位、停止位为1位，发送到串口模块的输出端。当完成一个数据输出后，再次读取缓存器FIFO中的一个8位数据，并通过串口模块输出，直至缓存器FIFO为空。8位数据加上起始位和停止位共计10位，因此FIFO数据读时钟设置为0.1串口波特率。
当AXI DMA核数据读完，向PS端发送读完成中断，当AXI DMA核数据写完，向PS端发送写完成中断请求。PS端接收到AXI DMA核的中断请求，PS端ARM进入中断函数，并置标志位DMA_W_FINISH为1。PS端程序通过标志位DMA_W_FINISH判断，存储器DDR3的第一/第二存储区中的数据是否已全部发送到缓存器FIFO中，判断完成后清标志位DMA_W_FINISH为0，以保证数据传输的循环进行。
ZYNQ拥有ARM+FPGA的架构设计，PL端拥有丰富的核，其中包括AXI DMA核，AXI DMA核通过硬件实现存储器与存储器之间直接的高速数据传输。当DMA控制器进行数据传输时，CPU可以执行其它操作，数据传输操作完成后，DMA以中断方式通知CPU即可。因此，CPU仅需一次处理，即可将大批量数据通过DMA传输到PL端缓存器FIFO中，PL端控制读FIFO，将数据通过串口模块的输出端输出，完成串口数据发送，使得CPU无需耗费大量时间在数据传输上，满足了与外部设备通信数据量大、数据实时性要求高的要求。
显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

Claims (5)

1.一种基于ZYNQ的串口数据发送方法，其特征在于，包括以下步骤：
步骤1，上电后，初始化PL端的串口模块；
步骤2，PS端ARM将待发送数据写入存储器DDR3；
步骤3，PS端ARM通过总线AXI lite向PL端AXIDMA核发送读数据指令；
步骤4，PL端AXIDMA核接收到该读数据指令后，通过总线AXI Stream的读数据通道读取存储器DDR3中存储的待发送数据，并写入PL端缓存器FIFO中；
步骤5，PL端通过缓存器FIFO的空信号控制FIFO读使能；
步骤6，PL端将缓存器FIFO中的待发送数据通过串口模块的输出端输出，完成串口数据发送。
2.根据权利要求1所述的基于ZYNQ的串口数据发送方法，其特征在于，所述步骤1中，初始化串口模块的具体操作为：PS端ARM通过总线AXI lite向PL端串口模块写入32位寄存器值，PL端FPGA接收到该32位寄存器值，完成串口模块的初始化。
3.根据权利要求2所述的基于ZYNQ的串口数据发送方法，其特征在于，该32位寄存器值配置串口的波特率、校验位、数据位及停止位。
4.根据权利要求1所述的基于ZYNQ的串口数据发送方法，其特征在于，所述步骤2中，PS端ARM将待发送数据写入存储器DDR3的串口发送存储区，该串口发送存储区包括用于读写乒乓操作的第一存储区、第二存储区两部分。
5.根据权利要求1所述的基于ZYNQ的串口数据发送方法，其特征在于，所述步骤4中，当PL端AXIDMA核完成待发送数据的读取和写入后，向PS端发送读完成/写完成中断请求。
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