CN114823499A - 半导体装置 - Google Patents

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黄心岩
李承晋
陈海清
眭晓林
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Abstract

本公开提供一种半导体装置。半导体装置包括两个或更多个第一阶导体及一个或多个第二阶导体。提供了一种自对准导孔，抑制层选择性地沉积在下导电区上。选择性地沉积电介质在下导电区上。可选择性地蚀刻沉积的电介质。选择性地沉积抑制剂在下电介质区上。选择性地沉积电介质在下电介质区上。位于下导电区上方的沉积的电介质与位于下电介质区上方的沉积的电介质具有不同的蚀刻速率，这可导致与下导电区对准的导孔结构。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置及其形成方法，尤其涉及一种内连线结构及其制造方法。
背景技术
半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数字相机、与其他电子装置。随着技术的进步，对具有改善性能的更小的半导体装置的需求增加了。随着部件密度的增加，生产线后端(back-end of line,BEOL)多层内连线结构的导线的宽度及导线的间距也需要缩小。
通常使用镶嵌工艺而不是通过直接蚀刻来形成多层金属内连线。镶嵌工艺通常是单镶嵌或双镶嵌，包括通过图案化及蚀刻金属间介电(inter-metal dielectric,IMD)层及导孔来形成开口、以及用金属填充开口。然而，随着临界尺寸及节距(pitch)的不断缩小，将连接导孔与金属线对齐存在一些挑战。
为了适应这些较小规模的生产线后端，需要改善的金属内连线及其形成方法。
发明内容
本发明实施例提供一种半导体装置，包括两个或更多个第一阶导体及一个或多个第二阶导体，被第一介电材料所间隔开，及至少一个导孔导体，延伸穿过第一介电材料并将至少一个第二阶导体耦合至至少一个第一阶导体；其中至少一个导孔导体的下部的横向宽度对应于至少一个第一阶导体的横向宽度；及其中第二第一阶导体被第二介电材料所覆盖，其中第二介电材料是与第一介电材料不同的介电材料，且其中第二介电材料的横向宽度对应于第二第一阶导体的横向宽度。
本发明实施例提供一种半导体装置的形成方法，包括提供基板，包括被第三介电材料所间隔开的两个或更多个第一阶导体；沉积第一抑制剂于第一阶导体上方；沉积第四介电材料于未被第一抑制剂所覆盖的基板的表面的部分上；沉积第一介电材料于基板的表面上方；及形成导孔，耦合至第一阶导体之一。
本发明实施例提供一种形成半导体装置的方法，包括提供基板，包括由第三介电材料所间隔开的两个或更多个第一阶导体；选择性地沉积第一抑制剂于第三介电材料上；沉积第四介电材料于未被第一抑制剂所涂布的基板的表面上；选择性地沉积第二抑制剂于第一阶导体上；及沉积第二介电材料于未被第二个抑制剂所涂布的基板的表面上。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1为根据一些实施例，示出通过选择性沉积产生自对准导孔结构的方法。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13及图14为根据一些实施例，示出通过图1的方法所制造的例示性半导体装置在各个制造阶段期间的剖面图。
图15为根据一些实施例，示出通过选择性沉积产生自对准导孔结构的方法。
图16为根据一些实施例，示出通过图15的方法所制造的例示性半导体装置在各个制造阶段期间的剖面图。
图17为根据一些实施例，示出通过选择性沉积产生自对准导孔结构的方法。
图18为根据一些实施例，示出通过图17的方法所制造的例示性半导体装置在各个制造阶段期间的剖面图。
图19至图20为根据一些实施例，示出在由图1或图15的方法所产生的重叠偏移(overlay shift)的情况下的例示性半导体装置的剖面图。
图21至图22为根据一些实施例，示出在由图1或图15的方法所产生的重叠偏移及击穿(punch through)的情况下的例示性半导体装置的剖面图。
图23至图24为根据一些实施例，示出在由图1或图15的方法所产生的导孔临界尺寸扩大(enlargement)的情况下的例示性半导体装置的剖面图。
图25为根据一些实施例，示出例示性多层半导体的剖面图，其中上述例示性多层半导体中至少一层为通过图1或图15的方法所产生的。
附图标记如下：
100,102,104,106,108,110,112,114,116,118,120,122：步骤
150：方法
228：半导体基板
230：介电层
231：介电层
232：导电区
234：抑制剂阻挡层
236：介电区
238：抑制剂阻挡层
240：电介质
242：沟槽
244：导孔
280：蚀刻停止层
700,702,704,706,708,710,712,714,716,718,720,722：步骤
1700,1702,1704,1706,1708,1710,1712,1714,1716,1718：步骤
1802：电介质
2502：电介质
2504：金属导孔
2506：金属线
2520：金属层
2522：金属层
2524：金属层
具体实施方式
随着临界尺寸(critical dimensions,CD)缩减，需要形成多层内连线的新方法。举例而言，随着节距缩减及CD电介质间距缩减到12nm以下，6nm内的光学覆盖控制(opticaloverlay control)不再有效。缺乏控制会导致例如重叠(overlay,OVL)偏移及CD扩大等问题。
在由于例如OVL偏移及CD扩大之类的问题而使导孔着陆偏离(via landingdeviates)的情况下，性能可能受到负面影响。容易出现例如下列这些问题：导孔至导线(via-to-line)击穿、导线至导线(line-to-line)击穿、导线至导线(line-to-line)渗漏、依时性栅极氧化物击穿(time-dependent gate oxide breakdown,TDDB)。为了使用传统方案缓解此类问题，需要越来越复杂的干式-湿式-干式-湿式蚀刻的蚀刻工艺。因此，改善的结构及导孔对准方法对于缩减多层内连线是必要的。本文公开了新颖结构及通过选择性沉积形成自对准导孔结构的方法。
所得的结构可表现出导孔结构对底金属层的自对准。自对准导孔结构可具有增加的可靠性、较低的RC性能及较低的电容的优点。在光刻未对准的情况下，导孔的上部可保持与顶导电区自对准，且导孔的底部可保持与下导电区自对准。因此，结构可更容忍光刻未对准。
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参照数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
本公开提供了由多阶(multi-level)内连线结构形成的半导体装置及其制造方法的各种实施例。可通过镶嵌工艺形成可包括金属的多级内连线结构，上述金属例如铜。半导体装置可被包括在微处理器、存储器单元及/或其他集成电路(integrated circuit,IC)中。应注意的是，图1的方法未生产完整的半导体装置。可使用互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)技术工艺来制造完整的半导体装置。因此，应理解的是，可在图1的方法150之前、期间及之后提供额外工艺，且在本文中可能仅简要地描述一些其他的工艺。此外，为了更好地理解本公开，将图2至图12简化。举例而言，尽管附图说明了半导体装置，但可理解的是IC可包括许多其他装置，包括晶体管、电阻器、电容器、电感器、保险丝(fuses)等。
图1为根据本公开的各个方面，示出用于制造半导体装置的方法150的流程图。图2、图3、图4、图5、图6、图7、图8、图9、图10、图11及图12为根据图1的方法150的实施例，示出在制造的各个阶段半导体装置的示意性剖面图。
参照图1及图2，方法150进行到步骤100，其中包括得到一半导体基板228，其具有形成在介电230材料中的金属(n)232导电区。半导体基板228是在半导体集成电路制造中采用的基板，并且可在其中及/或在其上形成集成电路。如本文所用的，术语“半导体基板”是指包含半导体材料的任何构造，例如具有或不具有外延层的硅基板、包含埋藏绝缘层(buried insulator layer)的绝缘体上硅基板或具有硅锗层的基板。本文所使用的术语“集成电路”是指具有多个单独电路元件的电子电路，上述电路元件例如晶体管、二极管、电阻器、电容器、电感器及其他有源及无源半导体装置。
如图所示，导电区232可为半导体基板228的一部分(例如，在半导体基板228中通过凹蚀而露出，以形成导电区232)。导电区232可形成在介电层230中及/或上。在一些实施例中，介电层230可形成在基板228上。导电区232可为导电路径的一部分并且具有可通过平坦化工艺处理的露出表面，上述平坦化工艺例如化学机械抛光(chemical mechanicalpolishing,CMP)。适用于导电区232的材料可包括但不限于例如铜、铝、铜合金或其他可移动(mobile)导电材料。包含这种金属导电区232的半导体基板228可为半导体装置的第一或任何后续金属内连线层。导电区可被覆盖(capped)。上述的覆盖可提高可靠性。
介电层230可为单层或多层结构。在一些实施例中，介电层230的厚度随着所应用的技术而变化，例如约1000埃至约30000埃的厚度。在一些实施例中，介电层230为氧化硅、碳掺杂氧化硅、具有k值小于约4.0的相对低介电常数(k值)的介电材料或其组合。在一些实施例中，介电层230是由包括下列的材料所形成：低k介电材料、极低k介电材料、多孔低k介电材料及其组合。术语“低k”意于定义介电材料的介电常数为3.0或更小。术语“极低k(extreme low-k,ELK)”是指介电常数为2.5或更小，优选介于1.9至2.5之间。术语“多孔低k”是指介电材料的介电常数为2.0或更小，优选为1.5或更小。根据实施例，可采用多种例如下列低k材料：旋涂(spin-on)无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机石英玻璃、FSG(SiOF系列材料)、HSQ(氢硅氧烷(hydrogen silsesquioxane))系列材料、MSQ(甲基硅氧烷(methyl silsesquioxane))系列材料或多孔有机系列材料。在一些实施例中，通过例如下列多种技术中的任一种来沉积介电层230：化学气相沉积(Chemical VaporDeposition,CVD)、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(AtomicLayer deposition,ALD)、远程等离子体增强化学气相沉积(remote plasma enhancedchemical vapor deposition,RPECVD)、液体源雾化化学沉积(liquid source mistedchemical deposition,LSMCD)、涂布(coating)、旋转涂布(spin-coating)或其他适合在基板上形成薄膜层的工艺。
在实施例中，介电层230为含氮层(nitrogen-containing layer)、含碳层(carbon-containing layer)或含碳且含氮层。在一实施例中，介电层230为含硅且含氮介电层。在另一实施例中，介电层230为含硅且含碳的介电层。在又一实施例中，介电层230为含硅、含氮、且含碳的介电层。在一实施例中，介电层230具有约等于或大于0.5的碳与硅的重量比。在另一实施例中，介电层230具有约等于或大于0.3的氮与硅的重量比。在又一实施例中，介电层230具有约等于或大于0.5的碳与硅的重量比及约等于或大于0.3的氮与硅的重量比。
参照图1及图3，方法150进行到步骤102，其中抑制剂(inhibitor)234可选择性地沉积在导电区232上。导电区232可为金属且抑制剂可沉积在金属上。金属可用金属盖层覆盖。可通过离子注入(ion implantation)、等离子体处理(plasma treatment)、气体浸泡(gas soak)或许多其他方式来形成盖层。盖层可为导电区的合金或由Cu、Si、N、C、O所构成的分子所组成或为许多其他常用盖层的元素，。可在金属盖层上沉积抑制剂。抑制剂234可形成抑制剂阻挡层(blocking layer)234。
抑制剂阻挡层234可为自组装单层(self-assembled monolayer,SAM)。自组装单层可具有锚定基团(anchor group)、尾部(tail)及官能端基团(functional end group)中的一种或多种。锚定基团可包括磷(phosphorous)、硫(sulfur)、硅(silicon)、碳(carbon)或氮(nitrogen)。锚定基团可包括硫醇(thiols)、硅烷(silanes)或膦酸酯(phosphonates)。抑制剂阻挡层234可由例如苯并三唑(benxotriazole,BTA)的分子所形成。
可使用例如下列干式技术来沉积抑制剂阻挡层234：原子层沉积(atomic layerdeposition,ALD)、化学气相沉积(Chemical Vapor Deposition,CVD)或气相ALD。可使用催化生长(catalyzed growth)技术来沉积抑制剂阻挡层234。可使用任何下列沉积方法来沉积抑制剂阻挡层234：低压化学气相沉积(Low-Pressure Chemical Vapor Deposition,LPCVD)、常压化学气相沉积(atmospheric-pressure chemical vapor deposition,APCVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、物理气相沉积(physical vapor deposition,PVD)、溅镀及未来发展的沉积方法。
可使用例如下列湿式技术(wet techniques)来沉积抑制剂阻挡层234：例如旋转涂布(spin-on)、浸渍(dipping)或喷涂(spraying)方法。举例而言，抑制剂阻挡层234可为将结合至位于导电区232上的露出基团的组合物(composition)。举例而言，抑制剂阻挡层234可包括可选择性地结合至导电区232的硫醇官能基团。在一些情况下，可将导电区232的表面预处理，以形成基团以选择性地结合至位于抑制剂阻挡层234上的基团。在一些情况下，可在将晶圆沉积于抑制剂阻挡层234上之后清洗晶圆，使得抑制剂阻挡层234仅保留在导电区232上方的区域中。
在一些实施例中，可处理导电区232的表面，以允许抑制剂阻挡层234的沉积。在一些实施例中，处理工艺可被配置为处理或以其他方式修饰(modify)导电区232的顶边界(top boundary)。处理气体可与导电区232的原子反应。举例而言，处理工艺可包括氢气(hydrogen,H2)等离子体工艺，通过流送氢气或前驱物至真空(气密(airtight))腔室中，用于为导电区232及氢之间的键结提供氢。在另一示例中，处理工艺可包括氮气(nitrogen,N2)等离子体工艺，通过流送氮气或前驱物至真空(气密)腔室中，用于为导电区232及氮之间的键结供应氮。在又一示例中，处理工艺可包括氨气(ammonia,NH3)等离子体工艺，通过将氮气或前驱物流送至真空(密闭)腔室中，用于为导电区232与氮及/或氢之间的键结提供氮及/或氢。在又一示例中，处理工艺可包括用于提供氧化物键结的氧(oxygen,O2)等离子体处理。在又一示例中，处理工艺可包括浸泡(soak)工艺，通过将相应的气体或前驱物流送至真空(气密)腔室中而不形成等离子体，用于浸泡导电区232。在一些实施例中，气体浸泡(gas soak)可为例如下列气体：N2、H2、NH3、CO2、O2、空气或其混合物。在一些实施例中，可在室温下进行沉积或处理。在一些实施例中，沉积或处理可在高于室温的温度下进行。
抑制剂阻挡层234的处理可包括例如下列干式方法：气体浸泡或等离子体处理。在一些实施例中，处理可包括例如下列湿式方法：酸清洗(acid clean)、溶液清洗(solutionclean)或湿式蚀刻。
参照图1及图4，方法150进行到步骤104，其中可在抑制剂234未沉积的区域中选择性地沉积电介质236。电介质236可沉积在电介质230上方并且不沉积在抑制剂234已经沉积在其上方的导电区232上方。电介质236可为单层或多层结构。在一些实施例中，电介质236的厚度可为约5埃。在一些实施例中，电介质236的厚度可在约5埃至约70纳米之间。在一些实施例中，电介质236为氧化硅、碳掺杂的氧化硅、具有k值小于约4.0的相对低介电常数(k值)的介电材料或其组合。在一些实施例中，介电层236是由包括下列的材料所形成：低k介电材料、极低k介电材料、多孔低k介电材料及其组合。根据实施例，可采用多种例如下列材料：包括Si、O的较低介电常数材料、氧化物、氮化物或碳化物复合膜(carbide compositefilms)。可能的实施例的示例可包括旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机石英玻璃、FSG(SiOF系列材料)、HSQ(氢硅氧烷(hydrogensilsesquioxane))系列材料、MSQ(甲基硅氧烷(methyl silsesquioxane))系系列材料或多孔有机系列材料。在一些实施例中，通过例如下列多种技术中的任一种来沉积介电层236：化学气相沉积(Chemical Vapor Deposition,CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(Atomic Layer deposition,ALD)、远程等离子体增强化学气相沉积(remote plasma enhanced chemical vapor deposition,RPECVD)、液体源雾化化学沉积(liquid source misted chemical deposition,LSMCD)、涂布(coating)、旋转涂布(spin-coating)或适合在基板上形成薄膜层的其他工艺。
参照图1及图5，方法150进行到步骤106，其中可移除抑制剂。可通过干式处理方法来移除抑制剂。干式处理方法的示例包括气体浸泡例如可用于气体浸泡的下列气体：N2、H2、NH3、CO2、O2、空气或其混合物。可在室温(ambient)或高温(elevated temperatures)下发生气体浸泡。干式处理方法的其他示例是在真空环境中或在N2、H2、NH3、CO2、O2、空气或其混合物中的任一种存在下在室温或高温下的等离子体处理。湿式处理方法的示例包括酸清洗、酸蚀刻、溶液清洗或在室温或高温下的溶液蚀刻(solution etch)。
参照图1及图6，方法150进行到步骤108，其中抑制剂可选择性地沉积在电介质236上。抑制剂可为自组装单层或其他分子。自组装单层可具有锚定基团、尾部及官能端基团中的一种或多种。锚定基团可包括硅、碳及氮之一。
可使用例如下列干式技术来沉积抑制剂阻挡层238：原子层沉积(atomic layerdeposition,ALD)、化学气相沉积(Chemical Vapor Deposition,CVD)或气相ALD。可使用催化生长(catalyzed growth)技术来沉积抑制剂阻挡层238。可使用下列沉积方法来沉积抑制剂阻挡层238：低压化学气相沉积(Low-Pressure Chemical Vapor Deposition,LPCVD)、常压化学气相沉积(atmospheric-pressure chemical vapor deposition,APCVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、物理气相沉积(physical vapor deposition,PVD)、溅镀及未来发展的沉积方法。可使用例如下列湿式技术(wet techniques)来沉积抑制剂阻挡层238：例如旋转涂布(spin-on)、浸渍(dipping)或喷涂(spraying)方法。
在一些实施例中，可处理介电区236的表面，以允许抑制剂阻挡层238的沉积。在一些实施例中，处理工艺可被配置为处理或以其他方式修饰介电区236的顶边界。处理气体可与介电区236的原子反应。举例而言，处理工艺可包括氢气(hydrogen,H2)等离子体工艺，通过流送氢气或前驱物至真空(气密(airtight))腔室中，用于为介电区236及氢之间的键结提供氢。在另一示例中，处理工艺可包括氮气(nitrogen,N2)等离子体工艺，通过流送氮气或前驱物至真空(气密)腔室中，用于为介电区236及氮之间的键结供应氮。在又一示例中，处理工艺可包括氨气(ammonia,NH3)等离子体工艺，通过将氮气或前驱物流送至真空(密闭)腔室中，用于为介电区236与氮及/或氢之间的键结提供氮及/或氢。在又一示例中，处理工艺可包括用于提供氧化物键结的氧(oxygen,O2)等离子体处理。在又一示例中，处理工艺可包括浸泡工艺，通过将相应的气体或前驱物流送至真空(气密)腔室中而不形成等离子体，用于浸泡介电区236。在一些实施例中，气体浸泡可为例如下列气体：N2、H2、NH3、CO2、O2、空气或其混合物的气体。在一些实施例中，可在室温下进行沉积或处理。在一些实施例中，沉积或处理可在高于室温的温度进行。
用于抑制剂阻挡层238的处理可包括例如气体的气体浸泡的干式方法，上述气体例如N2、H2、NH3、CO2、O2、空气或其混合物。干式方法的另一个示例是在N2、H2、NH3、CO2、O2、空气或混合物的环境中进行等离子体处理。在一些实施例中，处理可包括例如下列湿式方法：酸清洗、溶液清洗或湿式蚀刻湿。上述干式方法及湿式方法可在室温下进行。上述干式方法及湿式方法可在高温下进行。
参照图1及图7，方法150进行到步骤110，其中可在不存在抑制剂的区域上沉积电介质240。电介质240可沉积在导电区232上方。可通过下列工艺来沉积电介质240：化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atomic Layer deposition,ALD)、分子层沉积(molecular layer deposition,MLD)、旋涂沉积或其他工艺。相较于电介质236，电介质240可具有更高的蚀刻选择性，允许更快的蚀刻速率。电介质240的材料可为在氧化物、氮化物或碳化物复合膜中的Al、Zr、Y、Hf或Ti。电介质240的厚度可在小于SAM至约70nm的范围。
参照图1及图8，方法150进行到步骤112，其中可移除抑制剂。可通过干式处理方法来移除抑制剂。干式处理方法的示例包括在室温或高温下将气体浸泡在气体中，上述气体例如N2、H2、NH3、CO2、O2、空气或其混合物。干式处理方法的其他示例是在真空环境中或在N2、H2、NH3、CO2、O2、空气或其混合物中的任何一种存在下在室温或高温下进行等离子体处理。湿式处理方法的示例包括在室温或在高温下的酸清洗、酸蚀刻、溶液清洗或溶液蚀刻。
参照图1及图9，方法150进行到步骤114，其中可沉积蚀刻停止层280。蚀刻停止层280可沉积在表面的顶部上方。蚀刻停止层289可覆盖电介质240及电介质236。蚀刻停止层280用于在后续蚀刻工艺期间控制终点。在一些实施例中，蚀刻停止层280是由氧化硅(silicon oxide)、氮化硅(silicon nitride)、碳化硅(silicon carbide)、氮氧化硅(silicon oxynitride)或其组合所形成。在一些实施例中，蚀刻停止层280具有约10埃至约1000埃的厚度。通过包括下列多种沉积技术中的任一种来形成蚀刻停止层280：低压化学气相沉积(Low-Pressure Chemical Vapor Deposition,LPCVD)、常压化学气相沉积(atmospheric-pressure chemical vapor deposition,APCVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、物理气相沉积(physicalvapor deposition,PVD)、溅镀及未来发展的沉积方法。
参照图1及图10，方法150进行到步骤116，其中可沉积介电层231。介电层231可沉积在蚀刻停止层280上方。介电层231可为单层或多层结构。在一些实施例中，介电层231的厚度随着所应用的技术而变化，例如约1000埃至约30000埃的厚度。在一些实施例中，介电层231为氧化硅、碳掺杂氧化硅、k值小于约4.0的相对低介电常数(k值)的介电材料或其组合。在一些实施例中，介电层231是由包括例如下列所形成：低k介电材料、极低k介电材料、多孔低k介电材料及其组合的材料。术语“低k”意于定义介电材料的介电常数为3.0或更小。术语“极低k(extreme low-k,ELK)”是指介电常数为2.5或更小，优选介于1.9及2.5之间。术语“多孔低k”是指介电材料的介电常数为2.0或更小，优选为1.5或更小。
根据实施例，可采用例如下列多种低k材料：旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机石英玻璃、FSG(SiOF系列材料)、HSQ(氢硅氧烷(hydrogensilsesquioxane))系列材料、MSQ(甲基硅氧烷(methyl silsesquioxane))系列材料或多孔有机系列材料。在一些实施例中，通过例如下列多种技术中的任一种来沉积介电层231：化学气相沉积(Chemical Vapor Deposition,CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(Atomic Layer deposition,ALD)、远程等离子体增强化学气相沉积(remote plasma enhanced chemical vapor deposition,RPECVD)、液体源雾化化学沉积(liquid source misted chemical deposition,LSMCD)、涂布(coating)、旋转涂布(spin-coating)或适合在基板上形成薄膜层的其他工艺。
在实施例中，介电层231为含氮层、含碳层或含碳且含氮层。在一些实施例中，介电层231为含硅且含氮介电层。在一些实施例中，介电层231为含硅且含碳的介电层。在又一实施例中，介电层231为含硅、含氮、含碳的介电层。在一实施例中，介电层231具有约等于或大于0.5的碳与硅的重量比。在另一实施例中，介电层231具有约等于或大于0.3的氮与硅的重量比。在又一实施例中，介电层231具有约等于或大于0.5的碳与硅的重量比及约等于或大于0.3的氮与硅的重量比。
参照图1及图11，方法150进行到步骤118，其中可将用于导电区(n+1)及导孔(n到n+1)的沟槽图案化。可蚀刻沟槽及导孔以用于导孔着陆(landing)。可使用双镶嵌工艺蚀刻沟槽及导孔。在介电层231及蚀刻停止层281中图案化沟槽，以在半导体基板上定义接触区(contact region)。尽管实施例示出了双镶嵌开口，但也可使用单镶嵌工艺。在包括“导孔先制”图案化方法或“沟槽先制”图案化方法的双镶嵌技术中，可使用具有遮蔽技术及各向异性蚀刻操作(例如，等离子体蚀刻或反应性离子蚀刻)的典型光刻来形成沟槽242及导孔244。在替代实施例中，将底部蚀刻停止层(bottom etch stop layer)(未示出)、中间蚀刻停止层(middle etch stop layer)(未示出)、抛光停止层(polish stop layer)(未示出)或抗反射涂(anti-reflective coating,ARC)层(未示出)沉积在介电层231上或介电层231中的中间，提供何时结束特定蚀刻工艺的明确指示。本领域技术人员应理解的是，在一些实施例中，也可存在本领域中详述的额外层。
参照图1及图12，方法150进行到步骤120，可包括用于后蚀刻(post etch)的湿式清洁工艺。湿式清洁工艺也可移除电介质240。由于电介质240的蚀刻选择性，导孔可自对准。电介质240可具有比电介质236及电介质231的蚀刻选择性更好的蚀刻选择性。蚀刻选择性可防止蚀刻击入(punch into)电介质236中。选择性电介质240可被转化而使用选择性蚀刻工艺的湿式清洁将之移除。湿式清洁可为酸清洁、酸蚀刻、溶液清洁或溶液蚀刻。湿式清洁可使用RCA工艺。可在室温、低温或高温下进行湿式清洁。湿式清洁可为各向同性的或各向异性的。湿式清洁化学药品的示例包括盐酸(hydrochloric acid)、过氧化氢(hydrogenperoxide)、氢氟酸(hydrofluoric acid)、硫酸(sulfuric acid)、标准清洁-1(standardclean-1,SC-1)、氨水过氧化氢混合物(ammonia hydrogen peroxide mixture,APM)、盐酸过氧化氢混合物(hydrochloric acid hydrogen peroxide mixture,HPM)、硫酸过氧化氢混合物(sulfuric acid hydrogen peroxide mixture,SPM)及许多其他产业中众所周知的化学药品。此列表具有代表性，本领域技术人员知道目前使用的许多化学品将来可在湿式蚀刻工艺中使用。
参照图1及图13，方法150进行到步骤122，其中可填充沟槽242及导孔244。沟槽242及导孔244可填充有导电材料。可使用金属化层(metallization)来填充沟槽242及导孔244，上述金属化层用于金属间隙填充(gap-filling)。在一些实施例中，沟槽242及导孔244导电材料也可包括选择性阻挡。在一些实施例中，将导电材料形成为介电层231中的内连线结构。在一些实施例中，通过下列沉积技术来沉积导电材料：电化学电镀(electro-chemical plating,ECP)工艺、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、低压化学气相沉积(Low-PressureChemical Vapor Deposition,LPCVD)、原子层沉积(Atomic Layer deposition,ALD)或其他众所周知的沉积技术。在一些实施例中，导电材料至少包含主要金属元素，例如铜(copper,Cu)。在一些实施例中，导电材料还包含添加的(additive)金属元素。在一些实施例中，导电材料中的添加的金属元素为钽(tantalum,Ta)、铟(indium,In)、锡(tin,Sn)、锌(zinc,Zn)、锰(manganese,Mn)、铬(chromium,Cr)、钛(titanium,Ti)、锗(germanium,Ge)、锶(strontium,Sr)、铂(platinum,Pt)、镁(magnesium,Mg)、铝(aluminum,Al)或锆(zirconium,Zr)。在一些实施例中，移除位于介电层231上方的导电区242中的一部分导电材料。在一些实施例中，移除工艺是进行化学机械抛光(chemical mechanical polishing,CMP)工艺，以移除位于导电区242外部的导电材料的多余部分，因此露出介电层231并实现平坦化的表面。
在一些实施例中，导电材料可包括第一导电层，第一导电层形成为内衬在沟槽242及导孔244的侧壁及底部上。第一导电层可包括例如下列金属材料：钽(tantalum,Ta)、钛(titanium,Ti)、钨(tungsten,W)及钛(titanium,Ti)。在一些实施例中，第一导电层包括上述定义的金属材料的化合物或合金，例如氮化钽(tantalum nitride,TaN)、氮硅化钽(tantalum nitride silicon,TaNSi)、钛钨(titanium tungsten,TiW)及氮硅化钛(titanium nitride silicon,TiNSi)的。在一些实施例中，第一导电层具有约10埃至约250埃的厚度。在一些实施例中，可通过使用例如下列沉积技术来沉积第一导电层：物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体增强化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、低压化学气相沉积(Low-Pressure Chemical Vapor Deposition,LPCVD)、原子层沉积(Atomic Layer deposition,ALD)或其他众所周知的沉积技术。
图14示出了方法150中的所有方法步骤的例示性剖面代表。在步骤100中，可得到半导体基板228，包括形成在电介质230材料中的金属(n)232导电区。在步骤102中，可在导电区232上选择性地沉积抑制剂234。在步骤104中，可在未沉积抑制剂234的区域中选择性地沉积电介质236。在步骤108中，可在电介质230上选择性地沉积抑制剂。在步骤110中，可在不存在抑制剂的区域上沉积电介质240。在步骤112中，可移除抑制剂。在步骤114中，可沉积蚀刻停止层280。在步骤116中，可沉积介电层231。在步骤118中，可将用于导电区(n+1)及导孔(n到n+1)的沟槽图案化。在步骤120中，可在蚀刻后进行湿式清洁工艺，这也可移除被转化的(converted)电介质240。最后，在步骤122中，可填充沟槽242及导孔244。
图15示出了本发明的替代实施例并且提出用于导致产生自对准导孔的方法的第二实施例。相反于先前提出的方法，在替代实施例中，首先将抑制剂沉积在电介质区230上而非沉积在导电区232上。除了与图1中的细节概述有所不同处以外，对应于图1方法的步骤细节在此被省略。
在步骤700(对应于图1的步骤100)，提供基板，其中上表面包含由电介质所间隔开的导电金属。在步骤702(对应于图1的步骤102)，抑制剂可选择性地沉积在电介质表面上。在步骤704(对应于图1的步骤104)，可在晶圆(wafer)表面上抑制剂并未沉积的区域中沉积电介质。步骤704可导致电介质沉积在表面的导电区上。在步骤706(对应于图1的步骤106)，移除抑制剂。在步骤708(对应于图1的步骤108)，抑制剂可选择性地沉积在导电区上方。在步骤710(对应于图1的步骤110)，可在不存在抑制剂的区域中沉积电介质。在步骤712(对应于图1的步骤112)，移除抑制剂。在步骤714(对应于图1的步骤114)，蚀刻停止层可沉积在晶圆的表面上方。在步骤716(对应于图1的步骤116)，可在蚀刻停止层上方沉积层间电介质。在步骤718(对应于图1的步骤118)，可将上导电沟槽及连接导孔(connecting vias)图案化。在步骤720(对应于图1的步骤120)，可蚀刻上导电沟槽及连接导孔，在步骤722(对应于图1的步骤122)，可用金属等导电材料填充沟槽及导孔。
图16示出了在第二实施例方法的步骤700至706期间形成的结构的剖面表示。在步骤700，提供基板，其中上表面包含由电介质所间隔开的导电金属。在步骤702，抑制剂可选择性地沉积在电介质表面上。在步骤704，可在晶圆表面上并未沉积抑制剂的区域中沉积电介质。步骤704可导致电介质沉积在表面的导电区上。在步骤706，移除抑制剂。
图17示出了本发明的替代实施例并且呈现了用于导致产生自对准导孔的方法的第三实施例。相较于第一实施例方法，省略了步骤108及112。不同于第一实施例，在第三实施例中，抑制剂仅沉积在导电区232上。没有抑制剂沉积在电介质区236上。
除了与图1中的细节概述有所不同处以外，对应于图1方法的步骤细节在此被省略。
在步骤1700(对应于图1的步骤100)，提供基板，其中上表面包含由电介质所间隔开的导电金属。在步骤1702(对应于图1的步骤102)，抑制剂可选择性地沉积在表面的导电区上。在步骤1704(对应于图1的步骤104)，可在晶圆的表面上抑制剂并未沉积的区域中沉积电介质。步骤1704可导致电介质沉积在表面的电介质区上。在步骤1706(对应于图1的步骤106)，移除抑制剂。
在步骤1708，可在晶圆的表面上沉积电介质1802。电介质1802可覆盖晶圆的整个表面。在步骤1710(对应于图1的步骤114)，蚀刻停止层可沉积在晶圆的表面上方。在步骤1712((对应于图1的步骤116)，可在蚀刻停止层上方沉积层间电介质。在步骤1714(对应于图1的步骤118)，可将上导电沟槽及连接导孔图案化。在步骤1716(对应于图1的步骤120)，可蚀刻上导电沟槽及连接导孔。在步骤1718(对应于图1的步骤122)，可用例如金属的导电材料填充沟槽及导孔。
图18示出了在第二实施例方法的步骤1700至1708期间形成的结构的剖面表示。在步骤1700，提供基板，其中上表面包含由电介质所间隔开的导电金属。在步骤1702，抑制剂可选择性地沉积在导电表面上。在步骤1704，可在晶圆表面上抑制剂并未沉积的区域中沉积电介质。步骤1704可导致电介质沉积在表面的电介质区上。在步骤1706，可移除抑制剂。在步骤1708，可横跨晶圆的表面沉积电介质。电介质1802可通过导致间隙填充的旋涂湿式工艺来沉积。可通过化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atomic Layer deposition,ALD)或旋涂来沉积电介质1802，这可导致电介质1802形成横跨晶圆表面的保形涂层。
图19至图20示出在重叠(overlay,OVL)偏移的情况下本文自对准导孔结构的一个优点，上述覆盖偏移的情况例如在光刻图案化中。这种偏移可能是由于例如光刻掩模的未对准。在OVL偏移的情况下，电介质240及电介质1802增加了导孔244及邻近的(adjacent)第一阶导电区232之间的临界尺寸。这是由于通过所公开的方法形成的区域中的材料不同。临界尺寸的增加降低了导孔244到第一阶导电区232的击穿及漏电流(leakage current)。
图21至图22示出在击穿(punch through)的情况下及在重叠(overlay,OVL)偏移的情况下本文自对准导孔结构的一个优点，上述情况例如在光刻图案化中。在具有击穿的OVL偏移的情况下，电介质240及电介质1802增加了导孔244及邻近的第一阶导电区232之间的临界尺寸。临界尺寸的增加降低了导孔244到第一阶导电区232的击穿及漏电流。
图23至图24示出在导孔临界尺寸(critical dimension,CD)扩大的情况下本文自对准导孔结构的一个优点，上述情况例如在光刻图案化中。在导孔CD扩大的情况下，电介质240及电介质1802增加了导孔及邻近的第一阶导电区232之间的临界尺寸。临界尺寸的增加降低了导孔到第一阶导电区的击穿及漏电流。
本文呈现的实施例1及实施例2(以及替代实施例)的所得结构可表现出导孔结构对底金属层的自对准。这可能是由于对位于下导体上方的下电介质的选择性蚀刻。由于第二抑制剂对电介质的阻挡而在下导体的表面上形成的选择性蚀刻的电介质可约为下导体的横向宽度。自对准导孔结构可具有增加的可靠性、较低的RC性能及较低的电容的优点。在光刻未对准的情况下，导孔的上部可保持与顶导电区自对准，而导孔的底部可保持与下导电区自对准。
图25示出了在一个实施例中多层半导体中的后端金属内连线的剖面表示。应注意的是，方法100可反复地进行，以形成半导体装置的一个或多个后续金属内连线层。举例而言，通过重复步骤100至122，半导体装置可包括另一个介电层240、另一个蚀刻停止层280、另一个介电层231、另一个导孔244及另一个与所讨论的元件实质相似的沟槽导电区242。因此，将不再重复讨论。这可重复直到形成所需数量的金属内连线层。此外，可通过本领域的替代方法来形成金属叠层中的一些金属层。举例而言，可使用双镶嵌或其他方法来形成金属叠层中的一些金属层。
在图25中示出这种金属层叠层的一个示例。在图25中，可例如通过方法100来形成由2520及2524表示的金属层。在图25中，可通过替代方法来形成用2522表示的金属层，上述替代方法例如双镶嵌。在图25中，可通过形成金属线及导孔的一些替代方法穿过电介质2502来形成金属线2506及金属导孔2504。本领域技术人员应理解的是可通过替代方法来形成金属层2520及2524。本领域技术人员将进一步理解的是可通过方法100来形成金属层2522。这仅为一个示例，本领域技术人员应理解的是形成位于多层半导体装置的后端内连线中的层的多种方式及多种可能性。
在一实施例中，所形成的装置可包括由一个或多个多层内连线所形成的半导体装置。每个多层内连线可包括两个或更多个第一阶导体232及一个或多个第二阶导体242。第一阶导体及第二阶导体可被第一介电材料231所间隔开，且形成穿过介电材料231的至少一个导孔导体。导孔导体可将第二阶导体242耦合至第一阶导体232。
在一些实施例中，导孔导体的下部的横向宽度可对应于与其连接的至少一个第一阶导体232的横向宽度。在一些实施例中，第二第一阶导体232可被第二介电材料240所覆盖。在一些实施例中，第二介电材料240可为与第一介电材料231不同的介电材料。在一些实施例中，第二介电材料240的横向宽度可对应于第二第一阶导体232的横向宽度。在一些实施例中，导孔可为空腔(cavity)，穿过第一阶金属导体232及第二阶金属导体242之间的介电231层，空腔填充有金属材料。
在一些实施例中，第二电介质240可为具有高移除选择性的电介质。在一些实施例中，第二电介质240可为包括铝、锆、钇、铪及钛中的一种或多种的电介质。第二电介质240可为具有低介电常数的介电材料，并且可为硅、氧、碳及氮中的一种或多种。在一些实施例中，第二电介质240的厚度可大于或等于5埃且小于或等于70纳米。
在一实施例中，所述的方法可包括通过提供基板来形成半导体装置，上述基板包括由第三介电材料230所间隔开的两个或更多个第一阶导体232。方法可包括在第一阶导体232上选择性地沉积第一抑制剂234。方法可包括沉积第四介电材料236于未被第一抑制剂234所涂布的基板的表面上方。方法可包括移除第一抑制剂234。方法可包括选择性地沉积第二抑制剂238于第三介电材料230上。方法可包括沉积第二介电材料240于未被第二抑制剂238所涂布的基板的表面上。方法可包括移除第二抑制剂238。方法可包括沉积第一介电材料231于基板的表面上，形成穿过第一介电层231的空腔，以及用金属材料填充空腔，以形成第一阶金属导体232及第二阶金属导体242之间的导孔。
第四介电材料236及第二介电材料240可为不同的介电材料。第一抑制剂234可为自组装单层，并且可通过气相原子层沉积、化学气相沉积、旋转涂布、浸涂或喷涂之一形成第一抑制剂234。第二抑制剂238可为自组装单层，并且可通过气相原子层沉积、化学气相沉积、旋转涂布、浸涂或喷涂之一形成第二抑制剂238。第一抑制剂234可通过气体浸泡、等离子体处理、酸处理及溶液处理中的一种或多种进行处理。第一抑制剂234的处理可导致至少部分移除。第二抑制剂238可通过气体浸泡、等离子体处理、酸处理及溶液处理中的一种或多种进行处理。第二抑制剂238的处理可导致至少部分移除抑制剂层。
在一实施例中，方法可包括通过提供基板来形成半导体装置，上述基板包括由第三介电材料230所间隔开的两个或更多个第一阶导体232。方法可包括选择性地沉积第一抑制剂234于第一阶导体上232。方法可包括沉积第四介电材料236于未被第一抑制剂234所涂布的基板的表面上。方法可包括选择性地沉积第二抑制剂238于第三介电材料230上。方法可包括沉积第二介电材料240于未被第二抑制剂238所涂布的基板表面上。方法可包括沉积第一介电材料231于基板的表面上方，形成穿过第一介电层231的空腔，并用金属材料填充空腔。以形成导孔于至少一个第一阶金属导体232及第二阶金属导体242之间。
方法可包括通过化学气相沉积、原子层沉积、分子层沉积、旋转涂布及催化生长工艺之一形成第一电介质231、第二电介质240、第三电介质230或第四电介质236。第一电介质231、第二电介质240、第三电介质230或第四电介质236可为低k电介质。第一抑制剂234可为锚定基团，并且可为磷、硫、硅、碳及氮之一。第二抑制剂238可为锚定基团，并且可为硅、碳及氮之一。
在一些实施例中，第二阶金属导体242被第四介电材料236提升。在一些实施例中，第四介电材料236不同于第三介电材料230及第一介电材料231。在一些实施例中，导孔244被第四介电材料提升。
在本公开的一个面向，公开了一种半导体装置。半导体装置包括一个或多个多层内连线。多层内连线包括由第一介电材料所间隔开的两个或更多个第一阶导体及一个或多个第二阶导体。多层内连线包括延伸穿过第一介电材料并将至少一个第二阶导体耦合至至少一个第一阶导体的至少一个导孔导体。至少一个导孔导体的下部的横向宽度可对应于至少一个第一阶导体的横向宽度。第二第一阶导体可被第二介电材料覆盖。第二介电材料可为与第一介电材料不同的介电材料。第二介电材料的横向宽度可对应于第二第一阶导体的横向宽度。
在本公开的另一方面，公开了一种形成半导体装置的方法。方法可包括提供基板，包括由第三介电材料所间隔开的两个或更多个第一阶导体。方法可包括沉积第一抑制剂于第一阶导体上方。方法可包括沉积第四介电材料于未被第一抑制剂所覆盖的基板表面的一部分上。方法可包括形成耦合至第一阶导体之一的导孔。
在本公开的又一方面，公开了一种形成半导体装置的方法。方法可包括提供基板，包括由第三介电材料所间隔开的两个或更多个第一阶导体。方法可包括选择性地沉积第一抑制剂于第三介电材料上。方法可包括沉积第四介电材料于未被第一抑制剂所涂布的基板的表面上。方法可包括选择性地沉积第二抑制剂于第一阶导体上。方法可包括沉积第二介电材料于未被第二抑制剂所涂布的基板的表面上。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不悖离本发明的精神及范围下，做各式各样的改变、取代及替代。

Claims (1)

1.一种半导体装置，包括：
两个或更多个第一阶导体及一个或多个第二阶导体，被一第一介电材料所间隔开，及至少一个导孔导体，延伸穿过该第一介电材料并将至少一个第二阶导体耦合至至少一个第一阶导体；
其中所述至少一个导孔导体的一下部的一横向宽度对应于所述至少一个第一阶导体的一横向宽度；及
其中一第二第一阶导体被一第二介电材料所覆盖，其中该第二介电材料是与该第一介电材料不同的介电材料，且其中该第二介电材料的一横向宽度对应于该第二第一阶导体的一横向宽度。
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