CN114815956B

CN114815956B - 一种适用于栅驱动的欠压锁定电路

Info

Publication number: CN114815956B
Application number: CN202210650576.7A
Authority: CN
Inventors: 明鑫; 石家伟; 叶自凯; 王卓; 张波
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2022-06-10
Filing date: 2022-06-10
Publication date: 2022-12-20
Anticipated expiration: 2042-06-10
Also published as: CN114815956A

Abstract

本发明属于集成电路技术领域，具体涉及一种适用于栅驱动的欠压锁定电路。本发明使用全NMOS晶体管和电阻实现，通过阈值比较控制晶体管导通与关断，使得电源电压变化时流经电阻的电流产生差异输出迟滞量，不需要其他模块提供基准偏置电压，而且避免使用电压比较器，简化电路的同时，也减小了工艺失调对欠压锁定模块精度与响应速度的影响。利用本发明可以在电源电压欠压时，快速响应关闭电路逻辑，并且实现欠压翻转阈值可调。

Description

一种适用于栅驱动的欠压锁定电路

技术领域

本发明属于集成电路技术领域，具体的说是涉及一种适用于栅驱动的欠压锁定电路。

背景技术

欠压锁定电路(Under Voltage Lock Out,UVLO)在模拟集成电路领域中应用广泛。通常，栅驱动芯片系统在上电启动时，外部电源会通过输入端的等效电阻和电容对其充电，当电压上升到所设计的开启电压时电路开始工作。而在电路开启瞬间，如果芯片系统的负载电流过大，很有可能把电路两端的电压拉到开启电压以下，出现一启动就关断的情况。而且在系统正常工作条件下，由于负载的消耗，电源电压也会不断下降。因此为保证电路启动后能进入正常工作状态并稳定工作，也为了保证电路工作时电源电压的波动不会对整个电路和系统造成损害，通常需要使用欠压锁定电路，对实际加在电路两端的电源电压进行监控和锁定。

传统的欠压锁定电路如图1所示，主要包括采样部分、正反馈迟滞部分和比较输出部分。电源电压V_DD通过电阻分压完成输入电压采样，外部基准源提供基准电压V_REF，通过将采样电阻分压V₁与基准电压V_REF经过COMP比较器进行比较，比较器输出UVLO_OUT为欠压锁定信号。其工作原理为，当电源电压处于上电状态的较低值时，采样电压V₁低于基准电压V_REF，表明电源电压未达到预定工作值，则比较器输出为低电平，禁止后续电路工作；当电源电压持续上升满足V₁>V_REF时，比较器输出由低电平跳变到高电平，启动后续电路工作。通过判断输出电压是否达到晶体管M1的开启阈值，造成M1导通，从而将电阻R₃短路，实现相应的迟滞效果，从而避免由于电源电压在翻转阈值附近波动造成欠压锁定电路不断误触发。

但是，传统的欠压锁定电路通过电阻阻值实现迟滞的方法会由于工艺的问题导致翻转阈值和迟滞量不准确，使用电阻还会占用较大的版图面积；通过外部基准电路产生基准电压，使得电路独立性差，增加电路的复杂性；同时还需要电压比较器作为逻辑控制，而比较器的输入运放对管又会带来工艺失调，进一步会影响到欠压保护模块的精度和响应速度。

发明内容

针对以上传统欠压锁定电路的不足之处，本发明提出了一种适用于栅驱动的欠压锁定电路，可以实现欠压快速响应和翻转阈值可调，同时该电路由全NMOS晶体管和电阻组成，结构简单，不需要其他电路模块提供基准偏置电压，而且避免使用电压比较器，从而最大程度地减小其他模块的影响。

本发明的技术方案为：

一种适用于栅驱动的欠压锁定电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；其中，第一电阻和第二电阻构成的串联支路一端接电源，另一端接地；第一NMOS管的漏极接第一电阻和第二电阻的连接点，其栅极和漏极互连，其源极接第二NMOS管的漏极和栅极、第三NMOS管的栅极、第五NMOS管的栅极；第二NMOS管的源极接地；第三NMOS管的漏极通过第三电阻后接电源，其源极接地；第四NMOS管的漏极通过第三电阻后接电源，其栅极通过第四电阻后接电源，其源极接第五NMOS管的漏极，第五NMOS管的源极接地；第六NMOS管的漏极通过第四电阻后接电源，其栅极通过第三电阻后接电源，其源极接地；第七NMOS管的漏极通过第五电阻后接电源，其栅极通过第四电阻后接电源，其源极接地；第七NMOS管漏极与第五电阻的连接点为锁定电路输出端。

本发明增益效果：利用电源纹波前馈电路，阻断传统无片外电容LDO中由于功率管栅源电源噪声电压不一致导致的电源纹波通过功率管泄漏到输出的路劲，从而提升LDO的中高频的PSR性能。

附图说明

图1为传统欠压锁定电路示意图。

图2为本发明提出的欠压锁定晶体管级电路实现示意图。

图3为本发明提出的欠压锁定电路的原理示意图。

图4为本发明提出的欠压锁定电路的直流仿真曲线示意图。

具体实施方式

下面结合附图对本发明进行详细描述。

如图2所示为本发明的欠压锁定晶体管级电路实现示意图。电路由全NMOS晶体管和电阻组成，其中包含7个N型MOSFET和5个电阻，N型MOSFET均为5V低压器件，电路通过检测电源电压V_DD，输出欠压锁定UVLO_OUT信号，电源轨为V_DD-GND，电源轨压差为5V。

图3是本发明实例提出的欠压锁定电路原理示意图，横坐标表示时间，单位为秒，纵坐标为欠压锁定电路内部节点电压，单位为伏特，其中虚线为电源电压V_DD随时间的变化曲线，实线为欠压锁定电路的输出电压UVLO_OUT随时间变化的曲线。在电源电压V_DD变化过程中，欠压输出UVLO_OUT也跟随V_DD变化，当V_DD高于恢复值V_DDUV+时，欠压输出为低电平；当V_DD低于欠压值V_DDUV-时，欠压输出跟随V_DD变化，接近V_DD电位。

结合图2和图3，对本发明实例的原理进行详细描述。

在电源电压V_DD不发生欠压时，欠压输出为低电平，芯片内部其他逻辑电路正常工作。在V_DD缓慢上升过程中，达到上升欠压翻转阈值后，输出翻转为低电平；而在V_DD缓慢下降过程中，当达到下降欠压翻转阈值后，输出翻转为高电平。同时通过阈值比较控制MN4管的导通与关断，导致流经电阻R3上的电流产生差异，实现迟滞量。避免使用其他模块提供基准电压，而且避免使用电压比较器，从而减小了工艺失调对欠压锁定电路精度所带来的影响。

电源电压V_DD经过电阻R1和R2分压后得到电压V₁，V₁在MN1和MN2串联支路上产生偏置电流，也为电流镜电路MN2、MN3和MN5提供偏置电压。

下面根据输入电源电压V_DD的上升和下降过程对电路的具体工作状态进行阐述说明。

在电源电压V_DD上升过程中，当V_DD处于较低电平时，经过电阻R1和栅漏短接的MN1管压降后得到的电压V₃未达到MN3管的开启阈值，导致MN3管关断，电流镜电路关断，电压V_DD逐渐上升导致电压V₂上升并导通MN6管，输出UVLO_OUT被电阻R5上拉跟随V_DD变化。V_DD继续增加，当电压V₃上升到MN3管的开启阈值时，MN3管开始导通，其漏端电压V₂开始下降，MN3管镜像MN2管的电流随V_DD上升而快速增加，当MN3管的电流增加到使电压V₂下降到MN6管的开启阈值V_TH6时，对应的电源电压V_DD由V_DDUV+表示，随着电源电压V_DD继续增加，当达到恢复值V_DDUV+以后，逐渐恢复到正常工作状态，电压V₂下拉到V_TH6以下，关断MN6管，输出UVLO_OUT将翻低。

当电源电压增加到V_DDUV+前，由于MN6管导通，电压V₄被下拉，从而关断MN4管，流过电阻R3的电流只有MN3管的镜像电流，记作I_MN3H。由于栅漏短接的MN1和MN2管均工作在饱和区，得到饱和电流I_MN1和I_MN2的表达式如下：

其中β1和β2的表达式为：

其中μ_n为NMOS管的电子迁移率，C_ox为MOS管的栅氧化层单位面积电容，β为MOS管的增益因子，(W/L)₁和(W/L)₂分别是MN1管和MN2管的宽长比，V_GS1和V_GS2分别是MN1管和MN2管的栅源电压压差。

根据电流I_MN1＝I_MN2，因此得到电压V₃的表达式。

在此实例中，将电流镜及偏置结构的MN1、MN2、MN3和MN5管的宽长比取为相同比例，设(W/L)₁＝(W/L)₂＝(W/L)₃＝(W/L)₅＝(W/L)，又因为μ_n和C_ox均为常数，因此MOS管的增益因子相同，设β1＝β2＝β3＝β5＝β，同时阈值电压也相同，设V_TH1＝V_TH2＝V_TH3＝V_TH5＝V_TH。

而电压V₁是电阻R1和R2对电源电压V_DD的分压，

因此电压V₃的表达式可以化简为：

代入电压V₃得到电流I_MN2的表达式为：

又由于MN3管与MN2管电流镜像相等，I_MN3H＝I_MN2，得到电流I_MN3H，

电源电压V_DD上升过程中，电压V₂下降到MN6管的开启阈值V_TH6时，对应的电源电压V_DD由V_DDUV+表示，根据电阻R3只流过电流I_MN3H，得到电压V_DDUV+的表达式为：

V_DDUV+＝V_TH6+I_MN3HR₃

而在电源电压V_DD下降过程中，当V_DD处于正常较高电平时，电流镜电路完全导通，导致电压V₂被下拉到MN6管的开启阈值以下，关断MN6管，输出UVLO_OUT为低电平，同时电压V₄被电阻R4上拉导通MN4管，流经电阻R3的电流为MN3和MN5支路的镜像电流和；当V_DD开始下降，MN3管的漏电流开始减小，电压V₂逐渐被电阻R3上拉，当电压V₂增加到MN6的开启阈值V_TH6时，此时的V_DD由V_DDUV-表示；V_DD继续下降，当达到欠压值V_DDUV-以后，电压V₂高于V_TH6，导通MN6管，输出UVLO_OUT将翻高并逐渐被电阻R5上拉到跟随V_DD电位。

当电源电压下降到V_DDUV-前，流过电阻R3的电流是MN3管和MN5管的镜像电流和，记作I_MN3L+I_MN5。与上升过程中的电流计算近似，根据工作在饱和区的MN1管和MN2管的电流相等，得到电压V₃的表达式，又因为MN3管与MN5管均镜像MN2管电流，镜像比例1:1，即I_MN3L＝I_MN5＝I_MN2，根据I_MN2得到镜像电流I_MN3L和I_MN5，

电源电压V_DD下降过程中，当电压V₂上升到MN6管的开启阈值V_TH6时，对应的电源电压V_DD由V_DDUV-表示，根据电阻R3流过电流I_MN3L和I_MN5，因此电源电压欠压值V_DDUV-的表达式为：

V_DDUV-＝V_TH6+(I_MN3L+I_MN5)R₃＝V_TH6+2I_MN3LR₃

由于最终的电源电压欠压值表达式相对比较复杂，不能直接得出具体的比例关系，但是如图3本发明实例的原理说明示意图所示，电源电压的上升和下降欠压阈值的关系为：V_DDUV+>V_DDUV-，欠压迟滞窗口为：V_{DD_HYS}＝V_DDUV+-V_DDUV-。

在电源电压V_DD上升或者下降过程中，通过将电压V₂与MN6管的阈值电压V_TH6进行比较，MN6管的状态间接控制MN4管的导通与否，进一步导致电阻R3上流过的电流产生差异，最终再经过反相器输出欠压翻转和迟滞量。

由此可见，本发明的欠压锁定电路，通过阈值比较控制晶体管导通，实现欠压输出为高，进一步可以关断后级逻辑电路，同时控制电阻上流经电流的差异产生迟滞量。避免使用其他模块的基准偏置电压，降低了成本和其他电路干扰的风险，同时未使用电压比较器，没有运放的输入对管，减小了工艺失配对电路精度的影响，可以实现欠压输出快速响应和翻转阈值可调。

图4是本发明实例对所提出的欠压锁定电路在TT工艺角下的直流扫描仿真曲线示意图，横坐标表示电源电压V_DD，单位为伏特，纵坐标为欠压锁定电路的输出电压UVLO_OUT，单位为伏特。可以看出在V_DD上升过程中欠压翻转阈值为4.204V，在V_DD下降过程中欠压翻转阈值为4.115V，迟滞窗口为89mV。同时欠压锁定电路响应速度很快，相比于传统的欠压锁定电路，具有更好的性能。

Claims

1.一种适用于栅驱动的欠压锁定电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一电阻、第二电阻、第三电阻、第四电阻和第五电阻；其中，第一电阻和第二电阻构成的串联支路一端接电源，另一端接地；第一NMOS管的漏极接第一电阻和第二电阻的连接点，其栅极和漏极互连，其源极接第二NMOS管的漏极和栅极、第三NMOS管的栅极、第五NMOS管的栅极；第二NMOS管的源极接地；第三NMOS管的漏极通过第三电阻后接电源，其源极接地；第四NMOS管的漏极通过第三电阻后接电源，其栅极通过第四电阻后接电源，其源极接第五NMOS管的漏极，第五NMOS管的源极接地；第六NMOS管的漏极通过第四电阻后接电源，其栅极通过第三电阻后接电源，其源极接地；第七NMOS管的漏极通过第五电阻后接电源，其栅极通过第四电阻后接电源，其源极接地；第七NMOS管漏极与第五电阻的连接点为欠压锁定电路输出端。