CN114787675B - 硅光子器件的多芯片封装 - Google Patents

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Abstract

一种多芯片封装组件包括：衬底；第一半导体芯片，附着到衬底；以及第二半导体芯片，附着到衬底，使得第二半导体芯片的部分悬于衬底的边缘上。用于容纳多个光纤的第一V形槽阵列存在于第二半导体芯片的悬于衬底的边缘上的部分内。包括多个光纤的光纤组件定位并固定在第二半导体芯片的第一V形槽阵列内。光纤组件包括第二V形槽阵列，所述第二V形槽阵列被配置成将多个光纤与第二半导体芯片的第一V形槽阵列对准。多个光纤中的每一个的端部被暴露用于在位于光纤组件的远端处的光纤连接器内的光学耦合。

Description

硅光子器件的多芯片封装
背景技术
在半导体器件制造中，集成电路封装是制造的较晚阶段，其中，一个或多个集成电路管芯被附着到支持封装，所述支持封装支持电触点以使得能够将一个或多个集成电路管芯连接到一个或多个外部器件。电子工业已经开发了多种封装类型，包括引线接合、有机和陶瓷衬底上的倒装芯片、硅和玻璃中介层上的倒装芯片、封装体叠层（Package-on-Package）、以及晶片/面板级扇出和扇入等等。电子工业中的封装类型的多样性旨在支持不同的成本和性能要求。例如，较低功率应用（例如，移动器件应用）通常使用晶片级扇出技术。2.5D硅中介层被用于高性能计算（HPC）应用。术语“2.5D”指的是在同一封装内包括多个管芯的封装技术。术语“2.1D”指的是一种封装技术，其中，形成在衬底的芯片侧上的高密度布线层充当中介层，而不是诸如在2.5D方法中使用硅中介层。2.1D封装技术潜在地比2.5D封装技术成本更低。然而，对于2.1D和2.5D封装技术来说存在技术挑战，特别是在用于光学数据通信系统的硅光子器件封装实现中存在技术挑战。正是在这种背景下出现本发明。
发明内容
在示例性实施例中，公开多芯片封装组件。多芯片封装组件包括：衬底；第一半导体芯片，附着到该衬底；以及第二半导体芯片，附着到该衬底，使得第二半导体芯片的部分悬于该衬底的边缘上。用于容纳多个光纤的第一V形槽阵列存在于第二半导体芯片的悬于衬底的边缘上的部分内。多芯片封装组件还包括：包括多个光纤的光纤组件，定位并固定在第二半导体芯片的第一V形槽阵列内。光纤组件包括第二V形槽阵列，所述第二V形槽阵列被配置成将多个光纤与第二半导体芯片的第一V形槽阵列对准。所述多个光纤中的每一个的端部被暴露用于在所述光纤组件的光纤连接器内的光学耦合。光纤连接器位于光纤组件的相对于第二半导体芯片的远端处。
在示例性实施例中，公开用于制造多芯片封装组件的方法。所述方法包括具有衬底。所述方法还包括将第一半导体芯片附着到该衬底。所述方法还包括将第二半导体芯片附着到该衬底，使得第二半导体芯片的部分悬于衬底的边缘上。用于容纳多个光纤的第一V形槽阵列存在于第二半导体芯片的悬于衬底的边缘上的部分内。所述方法还包括通过将光纤组件的多个光纤定位并固定在第二半导体芯片的第一V形槽阵列内而将所述光纤组件附着到第二半导体芯片。所述多个光纤中的每一个的端部被暴露用于在所述光纤组件的光纤连接器内的光学耦合。光纤连接器位于光纤组件的相对于第二半导体芯片的远端处。
通过以下结合附图进行的详细描述，本发明的其他方面和优点将变得更加显而易见，其中，所述附图作为示例示出本发明。
附图说明
图1示出根据一些实施例的组件的等距视图，其中，多个半导体芯片被倒装芯片连接到衬底。
图2A示出根据一些实施例的图1的组件的仰视图。
图2B示出根据一些实施例的图2A的组件的侧视图（在图2A中作为视图A-A参考）。
图3示出根据一些实施例的图1的组件的等距视图，其中，集成散热器附着到衬底的顶表面。
图4A示出根据一些实施例的图3的组件的底部的等距视图。
图4B示出根据一些实施例的如图4A中所参考的区域的特写视图。
图5A示出根据一些实施例的图4A的配置的仰视图，其中，光纤组件连接到半导体芯片的第一V形槽阵列和第二V形槽阵列。
图5B示出根据一些实施例的图4A的配置的等距视图，其中，光纤组件连接到半导体芯片的第一V形槽阵列和第二V形槽阵列。
图6示出根据一些实施例的图4A的配置的等距仰视图，其中，光纤组件分别连接到半导体芯片。
图7A示出根据一些实施例的图6的配置的俯视等距视图。
图7B示出根据一些实施例的图6的配置的侧视图。
图7C示出根据一些实施例的图6的配置的端视图。
图7D示出根据一些实施例的图6的配置的仰视图。
图7E示出根据一些实施例的图6的配置的俯视图。
图8A示出根据一些实施例的在用于将半导体芯片连接到衬底的倒装芯片工艺之前插入到半导体芯片的V形槽阵列中以形成子底座（sub-mount）组件的光纤组件。
图8B示出根据一些实施例的倒装芯片连接到衬底的每个半导体芯片的子底座组件。
图9A示出根据一些实施例的子底座组件，其中，图8A的子底座组件附着到加强结构。
图9B示出根据本发明的一些实施例的倒装芯片连接到衬底的每个半导体芯片的子底座组件。
图10示出根据一些实施例的用于制造多芯片封装组件的方法的流程图。
具体实施例
在以下描述中，阐述许多具体细节以便提供对本发明的理解。然而，对于本领域技术人员来说，将显而易见，在没有这些具体细节中的一些或全部的情况下可以实践本发明。在其他情况下，没有详细描述公知的工艺操作，以免不必要地模糊本发明。
在用于光学数据通信的硅光子器件工业中使用的各种硅光子器件中，一个或多个光纤被耦合到半导体芯片，使得光（连续波（CW）光和/或调制光）可以从一个或多个光纤传输到半导体芯片中和/或从半导体芯片传输到一个或多个光纤中。为了便于描述，在本文中使用的术语半导体芯片指的是半导体芯片和半导体管芯。此外，在各种实施例中，在本文中所指的半导体芯片包括电器件、光器件、电光器件和/或热光器件，以及对应的电和光的电路。在本文中所指的半导体芯片对应于任何配备光子器件的芯片（或管芯），其中，一个或多个光纤连接到该芯片（或管芯）以提供进入和/或离开该半导体芯片的光传输。光纤与半导体芯片的耦合被称为光纤到芯片耦合。
在本文中使用的术语“光”指的是在可由光学数据通信系统使用的电磁频谱的部分内的电磁辐射。在一些实施例中，电磁频谱的该部分包括具有在从大约1100纳米延伸到大约1565纳米（覆盖电磁频谱的从O带到C带，包括O带和C带）的范围内的波长的光。然而，应当理解，在本文中所指的电磁频谱的该部分可以包括具有小于1100纳米或大于1565纳米的波长的光，只要该光可由光学数据通信系统用于通过光的调制/解调来编码、传输和解码数字数据即可。在一些实施例中，在光学数据通信系统中使用的光具有在电磁频谱的近红外部分中的波长。
在一些半导体芯片封装实施例中，封装内光学互连依赖于2.5D或2.1D中介层型封装技术。在一些实施例中，半导体芯片包括被配置成便于光纤的附着的集成V形槽。此外，在一些半导体芯片封装实施例中，利用3D封装方法（例如管芯堆叠）或者引线接合方法。然而，利用2D封装方法或2.5D封装方法的硅光子器件封装组件方法将在经济上是有益的。在本文中公开用于硅光子器件的多芯片封装的实施例。特别地，在本文中公开用于将多个硅光子器件半导体芯片与片上系统（SOC）半导体芯片共同封装的各种实施例。
图1示出根据一些实施例的组件的等距视图，其中，多个半导体芯片210、220、230、240、250被倒装芯片连接到衬底100。在图1的示例中，衬底100包括从该衬底100的四个角在水平面中向外（在平行于x-y平面的方向上）延伸的延伸区段105A、105B、105C、105D。然而，在一些实施例中，衬底100具有大体上矩形的水平横截面（平行于x-y平面）且不包括延伸区段105A、105B、105C、105D。在各种实施例中，衬底100的水平横截面可以具有大体上矩形的形状、大体上正方形的形状或大体上多边形的形状以及其他形状。在一些实施例中，衬底100是有机衬底。在一些实施例中，衬底100包括与硅中介层结合的有机衬底。在各种实施例中，衬底100实质上是在半导体芯片的封装组件中使用的任何类型的衬底，诸如复合衬底、玻璃衬底、陶瓷衬底以及其他类型衬底。
图1示出连接到衬底100的半导体芯片210。在一些实施例中，半导体芯片210倒装芯片连接到衬底100。在一些实施例中，半导体芯片210是SOC半导体芯片。然而，应当理解，在一些实施例中，半导体芯片210不是SOC半导体芯片。因此，在各种实施例中，半导体芯片210可以实质上是任何类型的半导体芯片。例如，在一些实施例中，半导体芯片210是中央处理单元（CPU）芯片、图形处理单元（GPU）芯片、现场可编程门阵列（FPGA）芯片、图形处理器芯片、存储器芯片（诸如动态随机存取存储器（DRAM）、或NAND闪存、或其他类型的存储器）、网络处理器芯片、开关芯片、或人工智能芯片，以及实质上任何其他类型的半导体芯片。在一些实施例中，半导体芯片210可以不悬于衬底100的任何边缘上。
在一些实施例中，半导体芯片220、230、240、250中的每一个是包括光器件和/或电光器件和/或热光器件的硅光子器件芯片。在一些实施例中，半导体芯片220、230、240、250中的一个或多个是由加州圣克拉拉的Ayar实验室公司提供的TeraPHY™半导体芯片。然而，应当理解，作为TeraPHY™芯片的半导体芯片220、230、240、250中的每一个的实现是作为示例提供的。在各种实施例中，半导体芯片220、230、240、250中的每一个实质上是任何类型的光子器件芯片，无论它是TeraPHY™芯片还是另一类型的光子器件芯片。在一些实施例中，半导体芯片220、230、240、250中的每一个被配置用于光学连接到光纤阵列和/或到光子器件光波导。此外，应当理解，在一些实施例中，半导体芯片220、230、240、250中的一个或多个连接到衬底100。例如，在一些实施例中，半导体芯片220、230、240、250中的一个连接到衬底100。在一些实施例中，半导体芯片220、230、240、250中的两个连接到衬底100。在一些实施例中，半导体芯片220、230、240、250中的三个连接到衬底100。在一些实施例中，半导体芯片220、230、240、250中的所有四个连接到衬底100。此外，在一些实施例中，衬底100被定尺寸成容纳多于四个半导体芯片220、230、240、250到衬底100的连接。
在一些实施例中，半导体芯片210、220、230、240、250使用多个C4（可控塌陷芯片连接）焊料凸块而倒装芯片连接到衬底100。在一些实施例中，半导体芯片210、220、230、240、250使用多个铜柱而倒装芯片连接到衬底100。在一些实施例中，使用C4焊料凸块、铜柱和/或在半导体制造工业中标准的任何其他芯片到封装电连接技术的组合将半导体芯片210、220、230、240、250倒装芯片连接到衬底100。在一些实施例中，电介质底部填充材料（例如，环氧树脂底部填充材料）设置在半导体芯片210、220、230、240、250中的一个或多个与衬底100之间。然而，在一些实施例中，电介质底部填充材料不设置在半导体芯片210、220、230、240、250中的一些与衬底100之间。在一些实施例中，电介质底部填充材料不设置在半导体芯片210、220、230、240、250中的任何一个与衬底100之间。
图2A示出根据一些实施例的图1的组件的仰视图。半导体芯片220、230、240、250中的每一个被成形、定尺寸和定位成以悬臂方式悬于衬底100的对应边缘上。在一些实施例中，半导体芯片220包括第一V形槽阵列221和第二V形槽阵列222。在一些实施例中，半导体芯片230包括第一V形槽阵列231和第二V形槽阵列232。在一些实施例中，半导体芯片240包括第一V形槽阵列241和第二V形槽阵列242。在一些实施例中，半导体芯片250包括第一V形槽阵列251和第二V形槽阵列252。V形槽阵列221、222、231、232、241、242、251、252中的每一个可以包括多个V形槽，其中，每个V形槽被配置成容纳光纤，使得光纤的芯与其中形成V形槽阵列221、222、231、232、241、242、251、252的对应半导体芯片220、230、240、250中的光波导光学对准。在一些实施例中，V形槽阵列221、222、231、232、241、242、251、252的V形槽彼此平行地取向，以便于光纤带与其中形成V形槽阵列221、222、231、232、241、242、251、252的对应半导体芯片220、230、240、250的连接。在一些实施例中，半导体芯片220、230、240、250中的每一个被成形、定尺寸和定位成以悬臂方式悬于衬底100上达一定程度，所述程度提供V形槽阵列221、222、231、232、241、242、251、252的暴露以便于光纤与半导体芯片220、230、240、250的连接。
在一些实施例中，半导体芯片220的第一V形槽阵列221和第二V形槽阵列222中的每一个具有相同数量的V形槽和大体上相等的尺寸。在一些实施例中，半导体芯片220的第一V形槽阵列221和第二V形槽阵列222中的每一个具有12个V形槽。然而，应当理解，在各种实施例中，半导体芯片220的第一V形槽阵列221和第二V形槽阵列222中的每一个可以具有从一个V形槽到多个V形槽（例如，1、2、4、8、12、16、24个等V形槽）的实质上任何数量的V形槽。在一些实施例中，第一V形槽阵列221具有与第二V形槽阵列222不同数量的V形槽。此外，在一些实施例中，半导体芯片220包括第一V形槽阵列221和第二V形槽阵列222中的一个，但不包括另一个。并且，在一些实施例中，半导体芯片220包括第一V形槽阵列221和第二V形槽阵列222两者，以及一个或多个附加的V形槽和/或V形槽阵列。
在一些实施例中，半导体芯片230的第一V形槽阵列231和第二V形槽阵列232中的每一个具有相同数量的V形槽和大体上相等的尺寸。在一些实施例中，半导体芯片230的第一V形槽阵列231和第二V形槽阵列232中的每一个具有12个V形槽。然而，应当理解，在各种实施例中，半导体芯片230的第一V形槽阵列231和第二V形槽阵列232中的每一个可以具有从一个V形槽到多个V形槽（例如，1、2、4、8、12、16、24个等V形槽）的实质上任何数量的V形槽。在一些实施例中，第一V形槽阵列231具有与第二V形槽阵列232不同数量的V形槽。此外，在一些实施例中，半导体芯片230包括第一V形槽阵列231和第二V形槽阵列232中的一个，但不包括另一个。并且，在一些实施例中，半导体芯片230包括第一V形槽阵列231和第二V形槽阵列232两者，以及一个或多个附加的V形槽和/或V形槽阵列。
在一些实施例中，半导体芯片240的第一V形槽阵列241和第二V形槽阵列242中的每一个具有相同数量的V形槽和大体上相等的尺寸。在一些实施例中，半导体芯片240的第一V形槽阵列241和第二V形槽阵列242中的每一个具有12个V形槽。然而，应当理解，在各种实施例中，半导体芯片240的第一V形槽阵列241和第二V形槽阵列242中的每一个可以具有从一个V形槽到多个V形槽（例如，1、2、4、8、12、16、24个等V形槽）的实质上任何数量的V形槽。在一些实施例中，第一V形槽阵列241具有与第二V形槽阵列242不同数量的V形槽。此外，在一些实施例中，半导体芯片240包括第一V形槽阵列241和第二V形槽阵列242中的一个，但不包括另一个。并且，在一些实施例中，半导体芯片240包括第一V形槽阵列241和第二V形槽阵列242两者，以及一个或多个附加的V形槽和/或V形槽阵列。
在一些实施例中，半导体芯片250的第一V形槽阵列251和第二V形槽阵列252中的每一个具有相同数量的V形槽和大体上相等的尺寸。在一些实施例中，半导体芯片250的第一V形槽阵列251和第二V形槽阵列252中的每一个具有12个V形槽。然而，应当理解，在各种实施例中，半导体芯片250的第一V形槽阵列251和第二V形槽阵列252中的每一个可以具有从一个V形槽到多个V形槽（例如，1、2、4、8、12、16、24个等V形槽）的实质上任何数量的V形槽。在一些实施例中，第一V形槽阵列251具有与第二V形槽阵列252不同数量的V形槽。此外，在一些实施例中，半导体芯片250包括第一V形槽阵列251和第二V形槽阵列252中的一个，但不包括另一个。并且，在一些实施例中，半导体芯片250包括第一V形槽阵列251和第二V形槽阵列252两者，以及一个或多个附加的V形槽和/或V形槽阵列。
图2B示出根据一些实施例的图2A的组件的侧视图（在图2A中作为视图A-A参考）。一组光纤271位于V形槽阵列231内。一组光纤272位于V形槽阵列232内。一组光纤273位于V形槽阵列221内。一组光纤274位于V形槽阵列222内。
图3示出根据一些实施例的图1的组件的等距视图，其中，集成散热器（IHS）110附着到衬底100的顶表面。在一些实施例中，IHS 110还用作盖结构。在一些实施例中，热界面材料（TIM）设置在IHS 110和连接到衬底100的半导体芯片210、220、230、240、250的暴露的上表面之间。在各种实施例中，IHS 110和半导体芯片/管芯210、220、230、240、250之间的TIM是环氧树脂、聚合物热界面材料（PTMI）、弹性体或另一类型的TIM中的一种或多种。此外，在一些实施例中，IHS 110用作结构支持构件，以向衬底100和/或向以悬臂方式悬于衬底100上的半导体芯片220、230、240、250提供结构加固。在一些实施例中，IHS 110由一种或多种具有高导热性的材料形成，所述材料诸如铝、铜、钨、钼、铜-钨合金、铜-钼合金、氮化铝、烧结的铝-碳化硅、镁-碳化硅、合成单晶金刚石（sumicrystal）、化学气相沉积金刚石、铜-金刚石、银-金刚石和/或其他类似的散热器材料。
图4A示出根据一些实施例的图3的组件的底部的等距视图。图4B示出根据一些实施例的如图4A中所参考的区域260的特写视图。图4B示出半导体芯片220和230。图4B还示出半导体芯片220的第一V形槽阵列221和第二V形槽阵列222。图4B还示出衬底100和IHS 110。图4B还示出坝体（dam）结构120，该坝体结构120形成在半导体芯片220上在衬底100与第一V形槽阵列221和第二V形槽阵列222中的每一个之间的位置。应当理解，其他半导体芯片230、240、250也包括类似配置的坝体结构120。在一些实施例中，坝体结构120不与衬底100物理接触，使得坝体结构120与衬底100之间存在间隙121。在一些实施例中，坝体结构120和衬底100之间的间隙121允许空气在毛细管底部填充（CUF）工艺期间从半导体芯片210、220、230、240、250和衬底100之间的区中逸出，在该毛细管底部填充工艺中底部填充材料（诸如环氧树脂或其他合适的底部填充材料）被设置在半导体芯片210、220、230、240、250和衬底100之间的（一个或多个）开口区内。应该理解，允许空气在CUF工艺期间从半导体芯片210、220、230、240、250和衬底100之间的区中逸出将减少在底部填充材料内产生空隙。
此外，坝体结构120用于减少CUF工艺期间底部填充材料的渗出。以此方式，坝体结构120防止底部填充材料在CUF工艺期间渗出并且污染半导体芯片220的第一V形槽阵列221与第二V形槽阵列222。坝体结构120将底部填充材料与半导体芯片220的V形槽阵列221、222分开。在一些实施例中，坝体结构120被配置成以大体上连续的方式延伸跨越并物理地接触半导体芯片220和半导体芯片230两者。在一些实施例中，半导体芯片220、230、240、250中的每一个在其上以与在图4B中关于半导体芯片220描述的相同的方式设置其自己的坝体结构120。应该理解，在各种实施例中，在坝体结构120形成/设置在半导体芯片220、230、240、250上之后执行CUF工艺。
图5A示出根据一些实施例的图4A的配置的仰视图，其中，光纤组件310A连接到半导体芯片230的第一V形槽阵列231和第二V形槽阵列232。图5B示出根据一些实施例的图4A的配置的等距视图，其中，光纤组件310A连接到半导体芯片230的第一V形槽阵列231和第二V形槽阵列232。在一些实施例中，光纤组件310A包括插入到第一V形槽阵列231的V形槽中的第一组光纤312A和插入到第二V形槽阵列232的V形槽中的第二组光纤314A。光纤组件310A还包括光纤连接器313A和V形槽阵列311A。V形槽阵列311A被配置成以规定的间距保持第一组光纤312A。V形槽阵列311A还被配置成以规定的间距保持第二组光纤314A。该规定的间距是在V形槽阵列311A内的相邻光纤的芯之间的中心到中心的间隔，如在V形槽阵列311A内的相邻光纤的芯轴之间垂直测量的。在一些实施例中，V形槽阵列311A中的第一组光纤312A和/或V形槽阵列311A中的第二组光纤314A的规定的间距为大约250微米。在一些实施例中，V形槽阵列311A中的第一组光纤312A和/或V形槽阵列311A中的第二组光纤314A的规定的间距为大约127微米。在一些实施例中，V形槽阵列311A中的第一组光纤312A和/或V形槽阵列311A中的第二组光纤314A的规定的间距被设定为除250微米或127微米以外的值，只要规定的间距提供第一组光纤312A与第一V形槽阵列231的对准以及第二组光纤314A与第二V形槽阵列232的对准即可。
光纤组件310A的V形槽阵列311A被配置成将第一组光纤312A与半导体芯片230上的第一V形槽阵列231对准。V形槽阵列311A还被配置成将第二组光纤314A与半导体芯片230上的第二V形槽阵列232对准。在一些实施例中，盖结构315A被固定到V形槽阵列311A，以便使第一组光纤312A和第二组光纤314A稳定在V形槽阵列311A中。在一些实施例中，盖结构315A用环氧树脂粘合（epoxy）到V形槽阵列311A。在一些实施例中，盖结构315A被熔融接合到V形槽阵列311A。在一些实施例中，V形槽阵列311A和/或盖结构315A由玻璃或硅形成。在其他实施例中，V形槽阵列311A和/或盖结构315A由铝、因瓦合金（Invar）、镍、塑料或实质上任何其他材料形成，所述材料提供所需的机械强度并且与特定应用化学兼容和热兼容。
在一些实施例中，光纤连接器313A是MT（力学传递）套圈。在一些实施例中，光纤连接器313A是FC（固定连接）光纤连接器、或LC（透明连接器）光纤连接器、或ST（直尖）光纤连接器、或另一类型的光纤连接器。第一组光纤312A中的光纤和第二组光纤314A中的光纤具有为了提供光纤组件310A的安装而所需要的长度。应当理解，在本文中公开的光纤组件310A实施例中的任一者中的第一组光纤312A和第二组光纤314A的曲率和取向是作为示例而提供的，并且绝不是限制。在各种实施例中，在本文中公开的光纤组件310A实施例中的任一者中的第一组光纤312A和第二组光纤314AB可以根据需要配置和取向以实现光纤组件310A的安装。
在一些实施例中，V形槽阵列231和232是同一V形槽阵列的相应部分。光纤组件310A包括定位并固定在半导体芯片230的V形槽阵列231、232内的多个光纤312A、314A。光纤组件310A包括V形槽阵列311A，其被配置成将多个光纤312A、314A与半导体芯片230的V形槽阵列231、232对准。多个光纤312A、314A中的每一个的端部被暴露用于在光纤组件310A的光纤连接器313A内的光学耦合。光纤连接器313A位于光纤组件310A的相对于半导体芯片230的远端处。
图6示出根据一些实施例的图4A的配置的等距仰视图，其中，光纤组件310A、310B、310C、310D分别连接到半导体芯片220、230、240、250。更特别地，除了第一光纤组件310A连接到半导体芯片230的第一V形槽阵列231和第二V形槽阵列232之外，第二光纤组件310B连接到半导体芯片220的第一V形槽阵列221和第二V形槽阵列222，并且第三光纤组件310C连接到半导体芯片250的第一V形槽阵列251和第二V形槽阵列252，并且第四光纤组件310D连接到半导体芯片240的第一V形槽阵列241和第二V形槽阵列242。
第二光纤组件310B以与光纤组件310A相同的方式来配置。特别地，第二光纤组件310B包括在第二光纤组件310B的第一端处的光纤连接器313B和在第二光纤组件310B的第二端处的V形槽阵列311B。第二光纤组件310B还包括第一组光纤312B，其固定在V形槽阵列311B内并对准以连接到半导体芯片220的第一V形槽阵列221。第二光纤组件310B还包括第二组光纤314B，其固定在V形槽阵列311B内并对准以连接到半导体芯片220的第二V形槽阵列222。第二光纤组件310B还包括固定到V形槽阵列311B的盖结构315B。
在一些实施例中，V形槽阵列221和222是同一V形槽阵列的相应部分。光纤组件310B包括定位并固定在半导体芯片220的V形槽阵列221、222内的多个光纤312B、314B。光纤组件310B包括V形槽阵列311B，其被配置成将多个光纤312B、314B与半导体芯片220的V形槽阵列221、222对准。多个光纤312B、314B中的每一个的端部被暴露用于在光纤组件310B的光纤连接器313B内的光学耦合。光纤连接器313B位于光纤组件310B的相对于半导体芯片220的远端处。
第三光纤组件310C也以与光纤组件310A相同的方式来配置。特别地，第三光纤组件310C包括在第三光纤组件310C的第一端处的光纤连接器313C和在第三光纤组件310C的第二端处的V形槽阵列311C。第三光纤组件310C还包括第一组光纤312C，其固定在V形槽阵列311C内并对准以连接到半导体芯片250的第一V形槽阵列251。第三光纤组件310C还包括第二组光纤314C，其固定在V形槽阵列311C内并对准以连接到半导体芯片250的第二V形槽阵列252。第二光纤组件310C还包括固定到V形槽阵列311C的盖结构315C。
在一些实施例中，V形槽阵列251和252是同一V形槽阵列的相应部分。光纤组件310C包括定位并固定在半导体芯片250的V形槽阵列251、252内的多个光纤312C、314C。光纤组件310C包括V形槽阵列311C，其被配置成将多个光纤312C、314C与半导体芯片250的V形槽阵列251、252对准。多个光纤312C、314C中的每一个的端部被暴露用于在光纤组件310C的光纤连接器313C内的光学耦合。光纤连接器313C位于光纤组件310C的相对于半导体芯片250的远端处。
第四光纤组件310D也以与光纤组件310A相同的方式来配置。特别地，第四光纤组件310D包括在第四光纤组件310D的第一端处的光纤连接器313D和在第四光纤组件310D的第二端处的V形槽阵列311D。第四光纤组件310D还包括第一组光纤312D，其固定在V形槽阵列311D内并对准以连接到半导体芯片240的第一V形槽阵列241。第四光纤组件310D还包括第二组光纤314D，其固定在V形槽阵列311D内并对准以连接到半导体芯片240的第二V形槽阵列242。第四光纤组件310D还包括固定到v形槽阵列311D的盖结构315D。
在一些实施例中，V形槽阵列241和242是同一V形槽阵列的相应部分。光纤组件310D包括定位并固定在半导体芯片240的V形槽阵列241、242内的多个光纤312D、314D。光纤组件310D包括V形槽阵列311D，其被配置成将多个光纤312D、314D与半导体芯片240的V形槽阵列241、242对准。多个光纤312D、314D中的每一个的端部被暴露用于在光纤组件310D的光纤连接器313D内的光学耦合。光纤连接器313D位于光纤组件310D的相对于半导体芯片240的远端处。
在一些实施例中，在第一光纤组件310A连接到半导体芯片230并且第二光纤组件310B连接到半导体芯片220之后，执行坝体填充工艺或圆顶封装处理，其中，设置诸如环氧树脂或其他合适材料的粘合剂410以覆盖V形槽阵列231内的第一组光纤312A、V形槽阵列232内的第二组光纤314A、V形槽阵列221内的第一组光纤312B以及V形槽阵列222内的第二组光纤314B。类似地，在第三光纤组件310C连接到半导体芯片250并且第四光纤组件310D连接到半导体芯片240之后，执行坝体填充工艺或圆顶封装处理，其中，设置诸如环氧树脂或其他合适材料的粘合剂420以覆盖V形槽阵列251内的第一组光纤312C、V形槽阵列252内的第二组光纤314C、V形槽阵列241内的第一组光纤312D以及V形槽阵列242内的第二组光纤314D。在一些实施例中，光学粘合剂被用于特别地在光纤312A、314A、312B、314B、312C、314C、312D、314D的端部与对应的半导体芯片230、220、250、240之间的位置处与光纤312A、314A、312B、314B、312C、314C、312D、314D对接。
在一些实施例中，以避免在粘合剂410和420中产生空隙的方式施加粘合剂410和420。在一些实施例中，光纤组件310A和310B的V形槽阵列311A和311B分别充当用于辅助施加粘合剂410的坝体。类似地，在一些实施例中，光纤组件310C和310D的V形槽阵列311C和311D分别充当用于辅助施加粘合剂420的坝体。应当理解，粘合剂410用于保护V形槽阵列231、232、221和222内的暴露光纤，并且提供光纤组件310A和310B到衬底100和到IHS 110的固定。类似地，粘合剂420用于保护V形槽阵列251、252、241和242内的暴露光纤，并且提供将光纤组件310C和310D固定到衬底100和IHS 110。
图7A示出根据一些实施例的图6的配置的俯视等距视图。图7B示出根据一些实施例的图6的配置的侧视图。图7C示出根据一些实施例的图6的配置的端视图。图7D示出根据一些实施例的图6的配置的仰视图。图7E示出根据一些实施例的图6的配置的俯视图。
图8A示出根据一些实施例的在用于将半导体芯片230连接到衬底100的倒装芯片工艺之前插入到半导体芯片230的V形槽阵列231和232中以形成子底座组件500A的光纤组件310A。在一些实施例中，盖结构315A用环氧树脂粘合到光纤组件310A的V形槽阵列311A，以稳定第一组光纤312A中的光纤和第二组光纤312B中的光纤。在一些实施例中，在将第一组光纤312A插入到V形槽阵列231中并将第二组光纤314A插入到V形槽阵列232中之后，执行坝体填充工艺或圆顶封装处理以施加粘合剂410。应该理解，在一些实施例中，在半导体芯片220、240、250到衬底100的倒装芯片连接之前，半导体芯片220、240和250中的每一个分别单独地连接到光纤组件310B、310D、310C以分别形成子底座组件500B、500D、500C，如同子底座组件500A的情况。
图8B示出根据一些实施例的分别被倒装芯片连接到衬底100A的半导体芯片230、220、250和240中的每一个的子底座组件500A、500B、500C、500D。除了衬底100A包括盲腔710A以容纳半导体芯片230和220的子底座组件500A和500B分别定位和连接到衬底100A之外，衬底100A与衬底100类似。盲腔710A被限定为空间上容纳光纤组件310A的盖结构315A和光纤组件310B的盖结构315B。衬底100A还包括盲腔710B以容纳半导体芯片250和240的子底座组件500C和500D分别定位和连接到衬底100A。盲腔710B被限定为空间上容纳光纤组件310C的盖结构315C和光纤组件310D的盖结构315D。
图9A示出根据一些实施例的子底座组件600A，其中，图8A的子底座组件500A附着到加强结构610A。更特别地，在图9A中，半导体芯片230被附着到加强结构610A以形成子底座组件600A。在各种实施例中，加强结构610A可以由各种材料形成，诸如金属（例如，铜、铝、不锈钢、或其他金属或金属合金）、硅、陶瓷、复合材料、以及其他材料。应当理解，在一些实施例中，在半导体芯片220、240、250到衬底100A的倒装芯片连接之前，半导体芯片220、240和250中的每一个分别单独地连接到加强结构610B、610D、610C以分别形成子底座组件600B、600D、600C，如同子底座组件600A的情况。
图9B示出根据本发明的一些实施例的分别被倒装芯片连接到衬底100A的半导体芯片230、220、250和240中的每一个的子底座组件600A、600B、600C、600D。图9B的组件包括与IHS 110类似的IHS 110A，除了IHS 110A包括切口区720A以容纳半导体芯片230和220的子底座组件600A和600B分别定位和连接到衬底100A。切口区720A被限定为空间上容纳子底座组件600A和600B的加强结构610A和610B。IHS 110A还包括切口区720B以容纳半导体芯片250和240的子底座组件600C和600D分别定位和连接到衬底100A。切口区720B被限定为空间上容纳子底座组件600C和600D的加强结构610C和610D。
图10示出根据一些实施例的用于制造多芯片封装组件的方法的流程图。所述方法包括用于具有衬底（100）的操作1001。所述方法包括用于将第一半导体芯片（210）附着到衬底的操作1003。在一些实施例中，第一半导体芯片是片上系统。在一些实施例中，第一半导体芯片附着到衬底，使得第一半导体芯片不悬于衬底的任何边缘上。在一些实施例中，第一半导体芯片通过倒装芯片连接而附着到衬底。所述方法包括：操作1005，用于将第二半导体芯片（220、230、240或250）附着到衬底，使得第二半导体芯片的部分悬于衬底的边缘上。在一些实施例中，第二半导体芯片是光子器件芯片。在一些实施例中，第二半导体芯片通过倒装芯片连接而附着到衬底。用于容纳多个光纤（312A/314A、312B/314B、312C/314C、312D/314D）的第一V形槽阵列（221/222、231/232、241/242、251/252）存在于第二半导体芯片的悬于衬底的边缘上的部分内。所述方法还包括：操作1007，用于通过将光纤组件的多个光纤定位并固定在第二半导体芯片的第一V形槽阵列内，将光纤组件（310A、310B、310C、310D）附着到第二半导体芯片。所述多个光纤中的每一个的端部被暴露用于在所述光纤组件的光纤连接器（313A、313B、313C、313D）内的光学耦合。光纤连接器位于光纤组件的相对于第二半导体芯片的远端处。在一些实施例中，将光纤组件附着到第二半导体芯片包括将包括多个光纤的光纤组件的第二V形槽阵列（311A、311B、311C、311D）与第二半导体芯片的第一V形槽阵列对准。
在一些实施例中，所述方法还包括在第二半导体芯片和衬底之间设置底部填充材料，其中，第二半导体芯片的坝体结构（120）防止底部填充材料设置在第二半导体芯片的第一V形槽阵列上方。在一些实施例中，所述方法包括将粘合剂（410、420）设置于第二半导体芯片的第一V形槽阵列内的多个光纤上方。在一些实施例中，所述方法包括将盖结构（315A、315B、315C、315D）固定到光纤组件的第二V形槽阵列，使得盖结构在光纤组件的第二V形槽阵列上方延伸并将多个光纤固定在光纤组件的第二V形槽阵列内。在一些实施例中，盖结构通过环氧树脂固定到光纤组件的第二V形槽阵列。在一些实施例中，所述方法包括在将第二半导体芯片附着到衬底之前，将第二半导体芯片和光纤组件的第二V形槽阵列两者附着到加强结构（610A、610B、610C、610D）。当第二半导体芯片附着到衬底时，第二半导体芯片位于加强结构和衬底之间。在一些实施例中，所述方法包括将集成散热器（110）附着到衬底，使得第一半导体芯片和第二半导体芯片位于该集成散热器和衬底之间。在一些实施例中，所述方法包括在集成散热器与第一半导体芯片和第二半导体芯片两者之间设置热界面材料。
在一些实施例中，在操作1007中附着的光纤组件是第一光纤组件，并且第一光纤组件的多个光纤是第一多个光纤，并且第一光学组件的光纤连接器是第一光纤连接器。在这些实施例中，所述方法包括将第三半导体芯片（220、230、240或250）附着到衬底，使得第三半导体芯片的部分悬于衬底的边缘上。用于容纳第二多个光纤（312A/314A、312B/314B、312C/314C、312D/314D）的第三V形槽阵列（221/222、231/232、241/242、251/252）存在于第三半导体芯片的悬于衬底的边缘上的部分内。在这些实施例中，所述方法还包括通过将第二光纤组件的第二多个光纤定位并固定在第三半导体芯片的第三V形槽阵列内而将第二光纤组件（310A、310B、310C、310D）附着到第三半导体芯片。第二多个光纤中的每一个的端部被暴露用于在第二光纤组件的第二光纤连接器（313A、313B、313C、313D）内的光学耦合。第二光纤连接器位于第二光纤组件的相对于第三半导体芯片的远端处。在一些实施例中，将第三半导体芯片附着到衬底包括将第三半导体芯片定位成与第二半导体芯片相邻。在一些实施例中，第二半导体芯片的部分和第三半导体芯片的部分悬于衬底的同一边缘上。在一些实施例中，第二半导体芯片的部分和第三半导体芯片的部分悬于衬底的不同边缘上。
在一些实施例中，所述方法还包括将第四半导体芯片（220、230、240或250）附着到衬底，使得第四半导体芯片的部分悬于衬底的边缘上。用于容纳第三多个光纤（312A/314A、312B/314B、312C/314C、312D/314D）的第五V形槽阵列（221/222、231/232、241/242、251/252）存在于第四半导体芯片的悬于衬底的边缘上的部分内。在这些实施例中，所述方法还包括通过将第三光纤组件的第三多个光纤定位并固定在第四半导体芯片的第五V形槽阵列内而将第三光纤组件（310A、310B、310C、310D）附着到第四半导体芯片。第三多个光纤中的每一个的端部被暴露用于在第三光纤组件的第三光纤连接器（313A、313B、313C、313D）内的光学耦合。第三光纤连接器位于第三光纤组件的相对于第四半导体芯片的远端处。在一些实施例中，将第三半导体芯片附着到衬底包括将第三半导体芯片定位成与第二半导体芯片相邻，使得第二半导体芯片的部分和第三半导体芯片的部分悬于衬底的第一边缘上，并且使得第四半导体芯片的部分悬于衬底的与衬底的第一边缘不同的第二边缘上。在这些实施例中的一些中，衬底的第一边缘和衬底的第二边缘在衬底的相对侧上。
在一些实施例中，所述方法还包括将第五半导体芯片（220、230、240或250）附着到衬底，使得第五半导体芯片的部分悬于衬底的边缘上。用于容纳第四多个光纤（312A/314A、312B/314B、312C/314C、312D/314D）的第七V形槽阵列（221/222、231/232、241/242、251/252）存在于第五半导体芯片的悬于衬底的边缘上的部分内。在这些实施例中，所述方法包括通过将第四光纤组件的第四多个光纤定位并固定在第五半导体芯片的第七V形槽阵列内而将第四光纤组件（310A、310B、310C、310D）附着到第五半导体芯片。第四多个光纤中的每一个的端部被暴露用于在第四光纤组件的第四光纤连接器（313A、313B、313C、313D）内的光学耦合。第四光纤连接器位于第四光纤组件的相对于第五半导体芯片的远端处。在一些实施例中，将第三半导体芯片附着到衬底包括将第三半导体芯片定位成与第二半导体芯片相邻，使得第二半导体芯片的部分和第三半导体芯片的部分悬于衬底的第一边缘上。此外，所述方法包括通过如下操作来将第四半导体芯片附着到衬底：将第四半导体芯片定位成与第五半导体芯片相邻，使得第四半导体芯片的部分和第五半导体芯片的部分悬于衬底的与衬底的第一边缘不同的第二边缘上。在这些实施例中的一些中，衬底的第一边缘和衬底的第二边缘在衬底的相对侧上。
为了说明和描述的目的，已经提供了实施例的上述描述。它不旨在是穷举的或限制本发明。特定实施例的个体元件或特征通常不限于该特定实施例，而是在适用的情况下是可互换的并且可以在所选择的实施例（即使没有特别地示出或描述）中使用。这也可以以许多方式变化。这些变化不应被认为是脱离本发明，并且所有这些修改都旨在包括在本发明的范围内。
尽管为了清楚理解的目的，上述公开包括一些细节，但是将显而易见，在所附权利要求的范围内可以实践某些改变和修改。例如，应当理解，来自在本文中所公开的任何实施例的一个或多个特征可以与在本文中所公开的任何其他实施例的一个或多个特征组合。因此，本发明的实施例应被认为是说明性的而非限制性的，并且所要求保护的内容不限于在本文中给出的细节，而是可以在所描述的实施例的范围和等同物内进行修改。

Claims (48)

1.一种多芯片封装组件，包括：
衬底；
第一半导体芯片，附着到所述衬底；
第二半导体芯片，附着到所述衬底，使得所述第二半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳多个光纤的第一V形槽阵列存在于所述第二半导体芯片的悬于所述衬底的边缘上的所述部分内；以及
包括所述多个光纤的光纤组件，定位并固定在所述第二半导体芯片的所述第一V形槽阵列内，所述光纤组件包括第二V形槽阵列，所述第二V形槽阵列被配置成将所述多个光纤与所述第二半导体芯片的第一V形槽阵列对准，其中，所述多个光纤中的每一个的端部被暴露用于在所述光纤组件的光纤连接器内的光学耦合，所述光纤连接器位于所述光纤组件的相对于所述第二半导体芯片的远端处。
2.根据权利要求1所述的多芯片封装组件，其中，所述衬底包括横向延伸部分，所述横向延伸部分从所述衬底的中心区向外延伸，与所述第二半导体芯片的悬于所述衬底的边缘上的部分邻近并且与所述光纤组件的第二V形槽阵列邻近。
3.根据权利要求1所述的多芯片封装组件，其中，所述第一半导体芯片是片上系统，并且其中，所述第二半导体芯片是光子器件芯片。
4.根据权利要求1所述的多芯片封装组件，其中，所述第一半导体芯片不悬于衬底的任何边缘上。
5.根据权利要求1所述的多芯片封装组件，其中，所述第一半导体芯片被倒装芯片连接到所述衬底，并且其中，所述第二半导体芯片被倒装芯片连接到所述衬底。
6.根据权利要求1所述的多芯片封装组件，其中，所述第二半导体芯片包括坝体结构，所述坝体结构位于所述第二半导体芯片的悬于所述衬底的所述边缘上的所述部分内，所述坝体结构被配置成沿着所述衬底的所述边缘延伸，使得在所述坝体结构和所述衬底的所述边缘之间存在间隙。
7.根据权利要求6所述的多芯片封装组件，还包括：
底部填充材料，设置在所述第二半导体芯片与所述衬底之间，所述坝体结构将所述底部填充材料与所述第二半导体芯片的所述第一V形槽阵列分开。
8.根据权利要求1所述的多芯片封装组件，还包括：
光学粘合剂，设置在所述第二半导体芯片的第一V形槽阵列内的多个光纤上。
9.根据权利要求1所述的多芯片封装组件，其中，所述光纤组件包括固定到所述光纤组件的第二V形槽阵列的盖结构，所述盖结构被成形和定位成在所述光纤组件的第二V形槽阵列上延伸并且将所述多个光纤固定在所述光纤组件的第二V形槽阵列内。
10.根据权利要求9所述的多芯片封装组件，其中，所述盖结构通过环氧树脂固定到所述光纤组件的第二V形槽阵列。
11.根据权利要求1所述的多芯片封装组件，还包括：
加强结构，附着到所述第二半导体芯片和所述光纤组件的第二V形槽阵列两者。
12.根据权利要求11所述的多芯片封装组件，其中，所述加强结构被配置成覆盖所述第二半导体芯片的顶表面和所述光纤组件的第二V形槽阵列，其中，所述第二半导体芯片的顶表面背对所述衬底。
13.根据权利要求1所述的多芯片封装组件，还包括：
集成散热器，附着到所述衬底，使得所述第一半导体芯片和所述第二半导体芯片位于所述集成散热器与所述衬底之间，所述集成散热器被定尺寸和成形成覆盖所述第一半导体芯片和所述第二半导体芯片两者。
14.根据权利要求13所述的多芯片封装组件，其中，所述集成散热器被定尺寸和成形成覆盖所述衬底的整个顶表面。
15.根据权利要求13所述的多芯片封装组件，还包括：
热界面材料，设置在所述集成散热器与所述第一半导体芯片和所述第二半导体芯片两者之间。
16.根据权利要求1所述的多芯片封装组件，其中，所述光纤组件是第一光纤组件，并且其中，所述多个光纤是第一多个光纤，并且其中，所述光纤连接器是第一光纤连接器，所述多芯片封装组件还包括：
第三半导体芯片，附着到所述衬底，使得所述第三半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第二多个光纤的第三V形槽阵列存在于所述第三半导体芯片的悬于所述衬底的边缘上的所述部分内；以及
包括第二多个光纤的第二光纤组件，定位并固定在所述第三半导体芯片的第三V形槽阵列内，所述第二光纤组件包括第四V形槽阵列，所述第四V形槽阵列被配置成将所述第二多个光纤与所述第三半导体芯片的第三V形槽阵列对准，其中，所述第二多个光纤中的每一个光纤的端部被暴露用于在所述第二光纤组件的第二光纤连接器内的光学耦合，所述第二光纤连接器位于所述第二光纤组件的相对于所述第三半导体芯片的远端处。
17.根据权利要求16所述的多芯片封装组件，其中，所述第三半导体芯片定位成与所述第二半导体芯片相邻。
18.根据权利要求16所述的多芯片封装组件，其中，所述第二半导体芯片的部分和所述第三半导体芯片的部分悬于所述衬底的同一边缘上。
19.根据权利要求16所述的多芯片封装组件，其中，所述第二半导体芯片的部分和所述第三半导体芯片的部分悬于所述衬底的不同边缘上。
20.根据权利要求16所述的多芯片封装组件，还包括：
第四半导体芯片，附着到所述衬底，使得所述第四半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第三多个光纤的第五V形槽阵列存在于所述第四半导体芯片的悬于所述衬底的边缘上的部分内；以及
包括所述第三多个光纤的第三光纤组件，定位并固定在所述第四半导体芯片的所述第五V形槽阵列内，所述第三光纤组件包括第六V形槽阵列，所述第六V形槽阵列被配置成将所述第三多个光纤与所述第四半导体芯片的所述第五V形槽阵列对准，其中，所述第三多个光纤中的每一个光纤的端部被暴露用于在所述第三光纤组件的第三光纤连接器内的光学耦合，所述第三光纤连接器位于所述第三光纤组件的相对于所述第四半导体芯片的远端处。
21.根据权利要求20所述的多芯片封装组件，其中，所述第三半导体芯片定位成与所述第二半导体芯片相邻，并且其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的第一边缘上，并且其中，所述第四半导体芯片的所述部分悬于所述衬底的与所述衬底的第一边缘不同的第二边缘上。
22.根据权利要求21所述的多芯片封装组件，其中，所述衬底的第一边缘和所述衬底的第二边缘在所述衬底的相对侧上。
23.根据权利要求20所述的多芯片封装组件，还包括：
第五半导体芯片，附着到所述衬底，使得所述第五半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第四多个光纤的第七V形槽阵列存在于所述第五半导体芯片的悬于所述衬底的边缘上的部分内；以及
包括所述第四多个光纤的第四光纤组件，定位并固定在所述第五半导体芯片的所述第七V形槽阵列内，所述第四光纤组件包括第八V形槽阵列，所述第八V形槽阵列被配置成将所述第四多个光纤与所述第五半导体芯片的所述第七V形槽阵列对准，其中，所述第四多个光纤中的每一个光纤的端部被暴露用于在所述第四光纤组件的第四光纤连接器内的光学耦合，所述第四光纤连接器位于所述第四光纤组件的相对于所述第五半导体芯片的远端处。
24.根据权利要求23所述的多芯片封装组件，其中，所述第三半导体芯片定位成与所述第二半导体芯片相邻，其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的第一边缘上，其中，所述第四半导体芯片定位成与所述第五半导体芯片相邻，并且其中，所述第四半导体芯片的所述部分和所述第五半导体芯片的所述部分悬于所述衬底的与所述衬底的所述第一边缘不同的第二边缘上。
25.根据权利要求24所述的多芯片封装组件，其中，所述衬底的所述第一边缘和所述衬底的所述第二边缘在所述衬底的相对侧上。
26.一种用于制造多芯片封装组件的方法，包括：
具有衬底；
将第一半导体芯片附着到所述衬底；
将第二半导体芯片附着到所述衬底，使得所述第二半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳多个光纤的第一V形槽阵列存在于所述第二半导体芯片的悬于所述衬底的所述边缘上的所述部分内；以及
通过将光纤组件的所述多个光纤定位并固定在所述第二半导体芯片的所述第一V形槽阵列内，将所述光纤组件附着到所述第二半导体芯片，其中，所述多个光纤中的每一个的端部被暴露用于在所述光纤组件的光纤连接器内的光学耦合，所述光纤连接器位于所述光纤组件的相对于所述第二半导体芯片的远端处。
27.根据权利要求26所述的方法，其中，将所述光纤组件附着到所述第二半导体芯片包括将包括所述多个光纤的所述光纤组件的第二V形槽阵列与所述第二半导体芯片的所述第一V形槽阵列对准。
28.根据权利要求26所述的方法，其中，所述第一半导体芯片是片上系统，并且其中，所述第二半导体芯片是光子器件芯片。
29.根据权利要求26所述的方法，其中，所述第一半导体芯片附着到所述衬底，使得所述第一半导体芯片不悬于衬底的任何边缘上。
30.根据权利要求26所述的方法，其中，所述第一半导体芯片通过倒装芯片连接而附着到所述衬底，并且其中，所述第二半导体芯片通过倒装芯片连接而附着到所述衬底。
31.根据权利要求26所述的方法，还包括：
在所述第二半导体芯片和所述衬底之间设置底部填充材料，其中，所述第二半导体芯片的坝体结构防止所述底部填充材料设置在所述第二半导体芯片的所述第一V形槽阵列。
32.根据权利要求31所述的方法，还包括：
将光学粘合剂设置在所述第二半导体芯片的所述第一V形槽阵列内的所述多个光纤上。
33.根据权利要求27所述的方法，还包括：
将盖结构固定到所述光纤组件的所述第二V形槽阵列，使得所述盖结构在所述光纤组件的所述第二V形槽阵列上方延伸并将所述多个光纤固定在所述光纤组件的所述第二V形槽阵列内。
34.根据权利要求33所述的方法，其中，所述盖结构通过环氧树脂固定到所述光纤组件的所述第二V形槽阵列。
35.根据权利要求27所述的方法，还包括：
在将所述第二半导体芯片附着到所述衬底之前，将所述第二半导体芯片和所述光纤组件的所述第二V形槽阵列两者附着到加强结构。
36.根据权利要求35所述的方法，其中，当所述第二半导体芯片附着到所述衬底时，所述第二半导体芯片位于所述加强结构与所述衬底之间。
37.根据权利要求26所述的方法，还包括：
将集成散热器附着到所述衬底，使得所述第一半导体芯片和所述第二半导体芯片位于所述集成散热器与所述衬底之间。
38.根据权利要求37所述的方法，还包括：
将热界面材料设置在所述集成散热器与所述第一半导体芯片和所述第二半导体芯片两者之间。
39.根据权利要求27所述的方法，其中，所述光纤组件是第一光纤组件，并且其中，所述多个光纤是第一多个光纤，并且其中，所述光纤连接器是第一光纤连接器，所述方法还包括：
将第三半导体芯片附着到所述衬底，使得所述第三半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第二多个光纤的第三V形槽阵列存在于所述第三半导体芯片的悬于所述衬底的边缘上的部分内；以及
通过将第二光纤组件的所述第二多个光纤定位并固定在所述第三半导体芯片的所述第三V形槽阵列内，将所述第二光纤组件附着到所述第三半导体芯片，其中，所述第二多个光纤中的每一个的端部被暴露用于在所述第二光纤组件的第二光纤连接器内的光学耦合，所述第二光纤连接器位于所述第二光纤组件的相对于所述第三半导体芯片的远端处。
40.根据权利要求39所述的方法，其中，将所述第三半导体芯片附着到所述衬底包括将所述第三半导体芯片定位成与所述第二半导体芯片相邻。
41.根据权利要求39所述的方法，其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的同一边缘上。
42.根据权利要求39所述的方法，其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的不同边缘上。
43.根据权利要求39所述的方法，还包括：
将第四半导体芯片附着到所述衬底，使得所述第四半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第三多个光纤的第五V形槽阵列存在于所述第四半导体芯片的悬于所述衬底的边缘上的部分内；以及
通过将第三光纤组件的所述第三多个光纤定位并固定在所述第四半导体芯片的所述第五V形槽阵列内，将所述第三光纤组件附着到所述第四半导体芯片，其中，所述第三多个光纤中的每一个的端部被暴露用于在所述第三光纤组件的第三光纤连接器内的光学耦合，所述第三光纤连接器位于所述第三光纤组件的相对于所述第四半导体芯片的远端处。
44.根据权利要求43所述的方法，其中，将所述第三半导体芯片附着到所述衬底包括将所述第三半导体芯片定位成与所述第二半导体芯片相邻，并且其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的第一边缘上，并且其中，所述第四半导体芯片的所述部分悬于所述衬底的与所述衬底的所述第一边缘不同的第二边缘上。
45.根据权利要求44所述的方法，其中，所述衬底的第一边缘和所述衬底的第二边缘在所述衬底的相对侧上。
46.根据权利要求43所述的方法，还包括：
将第五半导体芯片附着到所述衬底，使得所述第五半导体芯片的部分悬于所述衬底的边缘上，其中，用于容纳第四多个光纤的第七V形槽阵列存在于所述第五半导体芯片的悬于所述衬底的边缘上的部分内；以及
通过将第四光纤组件的所述第四多个光纤定位并固定在所述第五半导体芯片的所述第七V形槽阵列内，将所述第四光纤组件附着到所述第五半导体芯片，其中，所述第四多个光纤中的每一个的端部被暴露用于在所述第四光纤组件的第四光纤连接器内的光学耦合，所述第四光纤连接器位于所述第四光纤组件的相对于所述第五半导体芯片的远端处。
47.根据权利要求46所述的方法，其中，将所述第三半导体芯片附着到所述衬底包括将所述第三半导体芯片定位成与所述第二半导体芯片相邻，其中，所述第二半导体芯片的所述部分和所述第三半导体芯片的所述部分悬于所述衬底的第一边缘上，其中，将所述第四半导体芯片附着到所述衬底包括将所述第四半导体芯片定位成与所述第五半导体芯片相邻，并且其中，所述第四半导体芯片的所述部分和所述第五半导体芯片的所述部分悬于所述衬底的与所述衬底的所述第一边缘不同的第二边缘上。
48.根据权利要求47所述的方法，其中，所述衬底的第一边缘和所述衬底的第二边缘在所述衬底的相对侧上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114787675B (zh) * 2019-10-15 2023-12-29 埃亚尔实验室公司 硅光子器件的多芯片封装
US20220044092A1 (en) 2020-08-06 2022-02-10 Celestial Ai Inc. Coherent photonic computing architectures
US12094836B2 (en) * 2020-09-25 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having heat dissipation structure of curved profile and a manufacturing method thereof
GB2601809B (en) * 2020-12-11 2024-09-04 Rockley Photonics Ltd Wafer with buried V-groove cavity for fiber coupling
US20220196929A1 (en) * 2020-12-17 2022-06-23 Intel Corporation Fiber shuffle embedded optical connector
US20220196939A1 (en) * 2020-12-17 2022-06-23 Intel Corporation Molded fiber connector assembly for pluggable optical mcp
US20220342166A1 (en) * 2021-04-23 2022-10-27 US Conec, Ltd External Laser Source Physical Contact Verification Of A Fiber Optic Ferrule
JPWO2023026963A1 (zh) * 2021-08-27 2023-03-02

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6250819B1 (en) * 1999-04-28 2001-06-26 Highwave Optical Technologies Mounting of an integrated optic circuit on a motherboard for the connection of optic fibers to form a miniature optical component
CN103026279A (zh) * 2010-07-27 2013-04-03 英特尔公司 利用微结构对准的通过单组装件悬垂倒装芯片光学器件管芯的光学连接
CN108885321A (zh) * 2016-01-28 2018-11-23 申泰公司 光收发器
CN110235039A (zh) * 2017-01-06 2019-09-13 洛克利光子有限公司 Asic与硅光子器件的共同封装

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446505B1 (ko) 2002-02-02 2004-09-04 삼성전자주식회사 트리 구조의 홈들을 구비한 블록과 이를 이용한 다심광섬유 블록 및 그 정렬 방법
CN101473258B (zh) * 2006-05-05 2014-11-19 里夫莱克斯光子公司 可光通的集成电路封装
US9002155B2 (en) * 2011-03-28 2015-04-07 Altera Corporation Integrated optical-electronic interface in programmable integrated circuit device
US10048455B2 (en) 2016-01-18 2018-08-14 Cisco Technology, Inc. Passive fiber array connector alignment to photonic chip
WO2018165061A1 (en) * 2017-03-07 2018-09-13 Corning Optical Communications LLC Universal photonic adaptor for coupling an optical connector to an optoelectronic substrate
US10365445B2 (en) * 2017-04-24 2019-07-30 Mellanox Technologies, Ltd. Optical modules integrated into an IC package of a network switch having electrical connections extend on different planes
CN107819515B (zh) * 2017-11-20 2023-08-04 苏州卓昱光子科技有限公司 一种硅光子芯片高度集成多通道光收发模块和有源光缆
US10598860B2 (en) * 2018-03-14 2020-03-24 Globalfoundries Inc. Photonic die fan out package with edge fiber coupling interface and related methods
WO2019207363A1 (en) * 2018-04-25 2019-10-31 Rockley Photonics Limited Electro-optical package and method of fabrication
CN114787675B (zh) * 2019-10-15 2023-12-29 埃亚尔实验室公司 硅光子器件的多芯片封装
US11579361B2 (en) * 2020-02-26 2023-02-14 Ayar Labs, Inc. TeraPHY chiplet optical input/output system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6250819B1 (en) * 1999-04-28 2001-06-26 Highwave Optical Technologies Mounting of an integrated optic circuit on a motherboard for the connection of optic fibers to form a miniature optical component
CN103026279A (zh) * 2010-07-27 2013-04-03 英特尔公司 利用微结构对准的通过单组装件悬垂倒装芯片光学器件管芯的光学连接
CN108885321A (zh) * 2016-01-28 2018-11-23 申泰公司 光收发器
CN110235039A (zh) * 2017-01-06 2019-09-13 洛克利光子有限公司 Asic与硅光子器件的共同封装

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