CN114783942A - 在浅沟槽隔离下方和高电阻率多晶硅层上方提供多晶硅电阻器的结构 - Google Patents

在浅沟槽隔离下方和高电阻率多晶硅层上方提供多晶硅电阻器的结构 Download PDF

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Abstract

本公开涉及一种在浅沟槽隔离下方和高电阻率多晶硅层上方提供多晶硅电阻器的结构。一种结构在浅沟槽隔离(STI)下方提供多晶硅电阻器。该结构包括STI、位于STI下方的以掺杂掩埋多晶硅层形式的电阻器和位于掺杂掩埋多晶硅层下方的高电阻率(HR)多晶硅层。该结构还包括以间隔开的方式可操作地耦合到掺杂掩埋多晶硅层的接触对。还公开了一种相关方法。

Description

在浅沟槽隔离下方和高电阻率多晶硅层上方提供多晶硅电阻 器的结构
技术领域
本公开涉及集成电路(IC)，更具体地说，涉及在浅沟槽隔离(STI)下方和高电阻率多晶硅层上方提供多晶硅电阻器的结构。
背景技术
用于IC的电阻器通常形成在位于晶体管上方的层间电介质(ILD)层中。这些层被称为中段制程(MOL)层和后段制程(BEOL)层。MOL层位于包括晶体管的前段制程(FEOL)层的正上方，BEOL层位于MOL层上方。MOL和BEOL层为IC提供缩放互连。电阻器通常形成在氧化物或STI上方，这减少了从电阻器到衬底中的散热。对于放置在衬底的表面上(例如在STI上方)的多晶硅电阻器，由高电流下的温度引起的电阻变化也是一个问题。此外，电阻器在各层内水平延伸，这占用宝贵的区域并潜在地阻碍对下方其他功能部件的访问，从而需要到这些部件的复杂电连接、或者需要添加更多未被电阻器覆盖的部件。
发明内容
本公开的一方面包括一种结构，其包括：浅沟槽隔离STI；位于所述STI下方的掺杂掩埋多晶硅层；位于所述掺杂掩埋多晶硅层下方的高电阻率HR多晶硅层；以及以间隔开的方式可操作地耦合到所述掺杂掩埋多晶硅层的接触对。
本公开的另一方面涉及一种结构，其包括：浅沟槽隔离STI；位于所述STI下方的包括掺杂掩埋多晶硅层的电阻器；位于所述电阻器下方的高电阻率HR多晶硅层；以及以间隔开的方式可操作地耦合到所述电阻器的接触对，其中所述HR多晶硅层包括惰性掺杂剂，以及其中所述掺杂掩埋多晶硅层包括硼掺杂剂。
本公开的另一方面包括涉及一种方法的本公开的一方面，所述方法包括：在衬底中形成浅沟槽隔离STI；用惰性掺杂剂掺杂所述衬底，在所述STI下方形成无序结晶层；将所述无序结晶层转化为位于所述STI下方的掺杂掩埋多晶硅层和位于所述掺杂掩埋多晶硅层下方的高电阻率HR多晶硅层；以及形成以间隔开的方式可操作地耦合到所述掺杂掩埋多晶硅层的接触对。
通过下面对本公开的实施例的更具体的描述，本公开的上述以及其他特征将变得显而易见。
附图说明
将参考以下附图详细地描述本公开的实施例，其中相同的标号表示相同的元素，并且其中：
图1示出了根据本公开的实施例的包括多晶硅电阻器的结构的横截面图。
图2示出了根据本公开的实施例的包括多晶硅电阻器的图1结构(参见视图线1-1)的平面图。
图3示出了根据本公开的其他实施例的包括多晶硅电阻器的结构的横截面图。
图4示出了根据本公开的另外的实施例的包括多晶硅电阻器的结构的横截面图。
图5示出了根据本公开的实施例的方法的初始结构的横截面图。
图6示出了根据本公开的实施例的引入惰性掺杂剂以形成无序结晶层的横截面图。
图7示出了根据本公开的实施例的将图6的无序结晶层转化为位于STI下方的掺杂掩埋多晶硅层和位于掺杂掩埋多晶硅层下方的高电阻率(HR)多晶硅层的横截面图。
图8示出了根据本公开的实施例的引入第一掺杂剂以形成用于多晶硅电阻器的接触的横截面图。
图9示出了根据本公开的实施例的引入第二掺杂剂以形成用于多晶硅电阻器的接触的横截面图。
图10示出了根据本公开的其他实施例的引入惰性掺杂剂以形成无序结晶层的横截面图。
图11示出了根据本公开的其他实施例的将图10的无序结晶层转化为位于STI下方的掺杂掩埋多晶硅层和位于掺杂掩埋多晶硅层下方的HR多晶硅层的横截面图。
图12示出了根据本公开的实施例的引入掺杂剂以形成用于多晶硅电阻器的接触的横截面图。
图13示出了根据本公开的另外的实施例的引入惰性掺杂剂以形成无序结晶层的横截面图。
应注意，本公开的附图不一定按比例绘制。附图仅旨在描绘本公开的典型方面，因此不应视为限制本公开的范围。在附图中，相似的标号表示附图之间相似的元素。
具体实施方式
在下面的描述中，参考了形成本发明一部分的附图，并且其中以图示的方式示出了可以实践本教导的特定示例性实施例。这些实施例的描述足够详细以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“上方”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素上方”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦接”到另一元素时，它可以被直接地连接或耦接到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦接”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
本公开的实施例提供了一种在浅沟槽隔离(STI)下方提供多晶硅电阻器(poly-resistor)的结构。该结构包括STI、位于STI下方的以掺杂掩埋多晶硅层形式的电阻器和位于掺杂掩埋多晶硅层下方的高电阻率(HR)多晶硅层。该结构还包括以间隔开的方式可操作地耦合到掺杂掩埋多晶硅层的接触对。还公开了一种相关方法。该结构消除了电阻器下方的氧化物/STI，从而改善了电阻器到衬底的散热。该结构还允许通过在STI下方和STI上方允许堆叠的多晶硅电阻器来改善电阻器密度(具有减小的面积)。HR多晶硅层在多晶硅电阻器下方提供隔离区，减少有源器件到衬底的寄生泄漏。在这种设置下，HR多晶硅层还以降低的衬底耦合和改善的频率响应提供从多晶硅电阻器的热传导性。
图1示出了根据本公开的实施例的结构100的横截面图。结构100形成在衬底102上方。如图所示，本公开的实施例可以在体半导体衬底104上实现。然而，本公开的教导也可以在诸如绝缘体上半导体(SOI)衬底(未示出)之类的其他衬底上实现。SOI衬底包括分层的半导体-绝缘体-半导体衬底，以代替更常规的体半导体衬底。SOI衬底包括位于基底半导体层上方的掩埋绝缘体层上方的绝缘体上半导体(SOI)层。半导体衬底104可以包括但不限于硅、锗、硅锗、碳化硅以及基本上由具有由化学式AlX1GaX2InX3AsY1PY2NY3SbY4限定的成分的一种或多种III-V族化合物半导体构成的那些，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例，其分别大于或等于零并且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对摩尔量)。其他合适的衬底包括具有成分ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，其中A1、A2、B1和B2是相对比例，其分别大于或等于零并且A1+A2+B1+B2＝1(1为总摩尔量)。在采用SOI衬底的情况下，SOI层和基底半导体层可以包括上述半导体材料中的任一种。此外，整个衬底102或其一部分可以是应变的。在任一情况下，半导体衬底104可作为非晶半导体材料(例如，不具有阱)提供。
结构100还包括浅沟槽隔离(STI)110。STI 110包括蚀刻到衬底102中并填充有绝缘材料114的沟槽112。在某些实施例中，STI 110可以将衬底的一个区域与相邻的衬底中的区域隔离开。例如，STI 110可以将一个有源区120与另一有源区122电隔离。具有给定极性的一个或多个晶体管(未示出)可以设置在由STI 110隔离的区域内。绝缘材料114可以包括任何现在已知的或以后开发的用于提供电绝缘的物质，例如可以包括氮化硅(Si3N4)、氧化硅(SiO2)、氟化SiO2(FSG)、氢化碳氧化硅(SiCOH)、多孔SiCOH、硼磷硅酸盐玻璃(BPSG)、倍半硅氧烷、包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子的碳(C)掺杂氧化物(即，有机硅酸盐)、热固性聚亚芳基醚、旋涂含硅碳聚合物材料、近无摩擦碳(NFC)或它们构成的层。
如所指出的，可以在STI 110上方的层间电介质(ILD)层124中在STI 110上方形成典型的多晶硅电阻器(未示出)。在这种情况下，STI 110限制到衬底102的散热。用于ILD层124的合适的电介质材料可以包括但不限于：碳掺杂的氧化硅材料；氟化硅酸盐玻璃(FSG)；有机聚合热固性材料；碳氧化硅；SiCOH电介质；氟掺杂的氧化硅；旋涂玻璃；倍半硅氧烷，其中包括氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)以及HSQ和MSQ的混合物或共聚物；基于苯并环丁烯(BCB)的聚合物电介质；以及任何含硅的低k电介质。使用倍半硅氧烷化学(chemistry)的具有SiCOH型成分的旋涂低k膜的示例包括HOSPTM(可从霍尼韦尔公司(Honeywell)获得)、JSR 5109和5108(可从日本合成橡胶公司(Japan Synthetic Rubber)获得)、ZirkonTM(可从罗门哈斯公司(Rohm and Haas)分部希普利微电子(ShipleyMicroelectronics)获得)、以及多孔低k(ELk)材料(可从应用材料公司(AppliedMaterials)获得)。碳掺杂的二氧化硅材料或有机硅烷的示例包括Black DiamondTM(可从应用材料公司获得)和CoralTM(可从拉姆研究公司(Lam Research)获得)。HSQ材料的示例是FOxTM(可从道康宁(Dow Corning)购买)。
结构100包括电阻器130(本文也称为“多晶硅电阻器130”)，其包括位于STI 110下方的掺杂掩埋多晶硅层132。掺杂掩埋多晶硅层132被表示为“掩埋”，因为它的位置位于衬底102的上表面134(与图1中STI110的上表面位于同一平面)下方。掺杂掩埋多晶硅层132可以包括能够控制层的电阻率的任何掺杂剂。在一个非限制性示例中，位于STI 110下方的掺杂掩埋多晶硅层132可以包括硼(B)掺杂剂。然而，它可以掺杂有其他p型或n型掺杂剂，具体例如取决于衬底102中或掺杂掩埋多晶硅层132之下的高电阻率(HR)多晶硅层140(在此描述)下方的掺杂。替代掺杂剂可以包括但不限于：其他p型掺杂剂，例如铟(In)、铝(Al)和/或镓(Ga)，或n型掺杂剂，例如磷(P)、砷(As)和/或锑(Sb)。可以控制掺杂掩埋多晶硅层132中的掺杂剂浓度以决定多晶硅层132的电阻率。
结构100还包括位于掺杂掩埋多晶硅层132下方的高电阻率(HR)多晶硅层140。HR多晶硅层140可以包括能够将HR多晶硅层140的晶体结构从衬底102的晶体结构改变的惰性掺杂剂，从而在其中产生大于衬底102并且可能高于掺杂掩埋多晶硅层132的电阻率。惰性掺杂剂例如可以包括氩(Ar)、氖(Ne)、氪(Kr)、氙(Xe)、氦(He)或其组合。在一个特定实施例中，使用氩(Ar)。
结构100还包括以间隔开的方式可操作地耦合到掺杂掩埋多晶硅层132的接触144、146的对。接触144、146提供到电阻器130的导电通路。在图1中，每个接触144、146包括在STI 110旁边延伸的掺杂单晶半导体材料150。也就是，掺杂单晶半导体材料150位于衬底102中并沿STI 100的侧面(lateral side)151竖直延伸。如图1所示，每个接触144、146可操作地耦合到掺杂掩埋多晶硅层132的横向端部152。并且，每个接触144、146与HR多晶硅层140的上表面154接触。掺杂单晶半导体材料150可以包括p型或n型掺杂剂，具体取决于例如在有源区120、122中的其他位置形成的有源器件的类型。n型掺杂剂可以包括但不限于：磷(P)、砷(As)、锑(Sb)。n型是被引入半导体以生成自由电子(通过向半导体“捐赠”电子)并且必须比半导体多一个价电子的任何元素。p型掺杂剂可以包括但不限于：硼(B)、铟(In)和镓(Ga)。p型是被引入半导体以生成自由空穴(通过从半导体原子“接受”电子并同时“释放”空穴)的任何元素；受体原子必须比主(host)半导体少一个价电子。接触144、146的上层158可以具有比掺杂单晶半导体材料150高的掺杂剂浓度。可以形成穿过ILD层124的任何现在已知的或以后开发的形式的金属接触或布线160以完成接触144、146。
图2示出了结构100的平面图。如图1和2所示，结构100还可以包括界定(bound)掺杂掩埋多晶硅层132的隔离环170。隔离区170可以包括任何现在已知的或以后开发的电隔离结构。例如，隔离环170可以包括沟槽隔离或掺杂阱。在使用掺杂阱的情况下，其将具有与接触144、146不同的极性，例如其中掺杂单晶半导体材料150被掺杂有p型掺杂剂的n阱。在隔离环170包括沟槽隔离的情况下，其可以包括STI、深沟槽隔离(DTI，如图所示)或双STI。当采用沟槽隔离的形式时，可以类似于STI110形成隔离环170。
出于将相对于本文的方法描述的目的，结构100还可以可选地包括位于HR多晶硅层140内和/或下方(即，位于HR多晶硅层140下方、位于HR多晶硅层140内、或位于HR多晶硅层140内和下方)的延迟(retard)注入区174(虚线)。延迟注入区174可以包括任何能够延迟例如电阻器130中的硼(B)的其他掺杂剂超过HR多晶硅层140进入到衬底102中的耗尽的掺杂剂。在一个非限制性示例中，该掺杂剂可以包括碳(C)。
图3示出了根据本公开的另一实施例的结构100的横截面图。图3中的结构100与图1和2所示的基本相似，除了掺杂掩埋多晶硅层132和接触144、146不同。在图3中，掺杂掩埋多晶硅层132包括沿STI 110的侧面151竖直延伸的竖直部分180、182的对。也就是说，竖直部分180、182中的材料和掺杂剂与掺杂掩埋多晶硅层132的材料和掺杂剂相匹配，而与包括其他掺杂剂的图1和图2中的材料150不同。以这种方式，如图3所示，电阻器130和掺杂掩埋多晶硅层132可以具有U形横截面。图3中的每个接触144、146可以包括可操作地耦合到掺杂掩埋多晶硅层132的相应竖直部分180、182的上表面186的掺杂半导体材料184。掺杂半导体材料184中的掺杂剂可以与有源区120、122的其他区域(进页面或出页面)中的相同。可以通过ILD层124形成任何现在已知的或以后开发的形式的金属接触或布线160以完成接触144、146，即，掺杂半导体材料184。
图4示出了根据另外的实施例的结构100的横截面图。图4中的结构100与图1和2所示的基本相似，除了掺杂掩埋多晶硅层132和接触144、146与图1和3所示的不同。在图4中，每个接触144、146延伸穿过STI110到达掺杂掩埋多晶硅层132的上表面188。这里，接触144、146可以包括任何现在已知的或以后开发的形式的金属接触或布线(类似于其他实施例中的160)，并且可以通过ILD层124和STI 110形成以直接位于掺杂掩埋多晶硅层132(即，电阻器130)上。
如将认识到的，在STI 110形成间隔开的有源区120、122的情况下，图1-4中的有源区120、122之间的距离可以控制接触144、146之间的间距。以此方式，可以进一步控制电阻器130的长度和由电阻器130提供的电阻。
参考图5-13，将描述根据各种实施例的形成结构100的方法。图5示出了初始结构200，以及在衬底102中形成STI 110。如上所述，STI 110可以隔离间隔开的有源区120、122的对。可以使用任何现在已知的或以后开发的工艺形成STI 110，例如图案化掩模(未示出)、将开口蚀刻到衬底102中、用绝缘材料114(如本文所列)填充开口、然后执行平坦化。蚀刻通常是指从衬底(或形成在衬底上的结构)中去除材料，并且通常利用在适当位置处的掩模来执行，以便选择性地从衬底的特定区域中去除材料，同时使得在衬底的其他区域中的材料不受影响。通常有两类蚀刻：(i)湿法蚀刻和(ii)干法蚀刻。湿法蚀刻利用溶剂(例如酸)执行，可以选择溶剂的选择性地溶解给定材料(例如氧化物)而同时使另一材料(例如多晶硅)保持相对完整的能力。这种选择性蚀刻给定材料的能力是许多半导体制造工艺的基础。湿法蚀刻通常各向同性地蚀刻均质材料(例如氧化物)，但是湿法蚀刻也可以各向异性地蚀刻单晶材料(例如硅晶片)。干法蚀刻可以利用等离子体执行。等离子体系统可以通过调整等离子体参数以若干种模式工作。普通等离子体蚀刻会产生中性带电的高能自由基，这些高能自由基在晶片表面发生反应。由于中性粒子从各个角度攻击晶片，因此该工艺是各向同性的。离子铣削或溅射蚀刻用稀有气体的高能离子轰击晶片，稀有气体的高能离子大致从一个方向接近晶片，因此该工艺是高度各向异性的。反应离子蚀刻(RIE)在介于溅射和等离子体蚀刻之间的条件下操作，可用于产生深而窄的特征，例如STI 110开口/沟槽。初始结构200还包括位于有源区120、122中的衬垫氧化物层204上方的衬垫氮化物层202，每个层都可以使用任何现在已知的或以后开发的工艺形成。
图6-9示出了形成图1的结构100的步骤的横截面图。图6示出了在可选地去除衬垫氮化物层202、暴露衬垫氧化物层204之后的结构的横截面图。衬垫氮化物层202可以使用任何合适的蚀刻工艺(例如热磷工艺)来去除。图6还示出了可选地进行掺杂以形成延迟注入区174，该延迟注入区174最终将位于HR多晶硅层140内和/或下方。可以形成任何形式的掩模208以引导掺杂。掩模208可以是用于例如在图6所示的位置并且可能是IC的其他有源区形成HR多晶硅层140的被图案化的任何掩模材料。延迟注入区174可以使用任何现在已知的或以后开发的掺杂工艺形成，例如原位形成或离子注入。图6还示出了用惰性掺杂剂进行掺杂，从而在STI110(和间隔开的有源区120、122的对，如果提供的话)下方形成无序结晶层210。如上所述，惰性掺杂剂例如可以包括氩(Ar)、氖(Ne)、氪(Kr)、氙(Xe)、氦(He)或其组合。在一个特定实施例中，使用氩(Ar)。
图7示出了将无序结晶层210(图6)转化为位于STI 110下方的掺杂掩埋多晶硅层130和位于掺杂掩埋多晶硅层130下方的HR多晶硅层140，即，在使用任何合适的灰化工艺去除掩模208之后。在一个实施例中，该转化可以通过退火来完成。退火例如可以包括任何适当的快速热处理(RTP)并且可以具有任何温度和/或持续时间以获得期望深度的层132、140。在提供的情况下，延迟注入区174可以限制层132、140延伸到衬底102中的程度。另外，层132、140中的掺杂剂浓度和转化工艺可以控制层132、140的厚度。如图7所示，该转化产生HR多晶硅层140、掺杂掩埋半导体层132和位于掺杂掩埋半导体层132上方的(再结晶的)单晶半导体材料212。
图8-9示出了形成以间隔开的方式可操作地耦合到掺杂掩埋多晶硅层132的接触144、146的对的横截面图。在图8中，形成暴露有源区120、122的掩模220。图8还示出了将掺杂剂引入到单晶半导体材料212中以形成在STI 110旁边延伸的掺杂单晶半导体材料150。也就是说，掺杂单晶半导体材料150位于衬底102中并沿STI 100的侧面151竖直延伸。掺杂剂可以以任何方式引入，例如离子注入。可以使用任何适当的灰化工艺去除掩模220。图9示出了形成暴露有源区120、122和STI 110的另一掩模222。掩模222可以与用于对IC的其他区域中的有源器件的源极/漏极区(未示出)进行掺杂的掩模222相同。图8示出了将掺杂剂引入到单晶半导体材料212中以形成具有比掺杂单晶半导体材料150高的掺杂剂浓度的接触144、146的上层158。掩模222可以使用任何适当的灰化工艺去除，并且ILD层124(图1)形成在结构上。如图1所示，可以通过ILD层124形成任何现在已知的或以后开发的形式的金属接触或布线160以完成接触144、146。
图10-12示出了用于形成如图3所示的结构100的横截面图。图10示出了具有形成在结构上的掩模224的横截面图，类似于图5所示的。这里，与图6-9形成对比，衬垫氮化物层202保留在有源区120、122上方。也就是说，在用惰性掺杂剂来掺杂STI 210和间隔开的有源区120、122期间，每个有源区120、122包括位于其上方的衬垫氮化物层204，如将描述的。衬垫氮化物层202防止STI 110旁边的竖直部分180、182(图3)再结晶。掩模224暴露有源区120、122和STI 110。在此阶段，延迟注入区174可以通过掺杂(例如，离子注入)形成，以最终位于HR多晶硅层140内和/或下方。然而，图10未示出该过程以说明可选择省略此步骤。可以形成任何形式的掩模224来引导掺杂。掩模224可以是例如在图10所示的位置并且可能是IC的其他有源区形成HR多晶硅层140的被图案化的任何掩模材料。图10还示出了用惰性掺杂剂来进行掺杂，从而在STI 110(和间隔开的有源区120、122的对，如果提供的话)下方形成无序结晶层210。如所指出的，惰性掺杂剂例如可以包括氩(Ar)、氖(Ne)、氪(Kr)、氙(Xe)、氦(He)或其组合。在一个特定实施例中，使用氩(Ar)。
图11示出了将无序结晶层210(图10)转化为位于STI 110下方的掺杂掩埋多晶硅层130和位于掺杂掩埋多晶硅层130下方的HR多晶硅层140，即，在使用任何合适的灰化工艺去除掩模224(图10)之后。在一个实施例中，转化可以通过退火来完成。如所指出的，退火例如可以包括任何合适的快速热处理(RTP)并且可以具有任何温度和/或持续时间以获得期望深度的层132、140。在提供的情况下，延迟注入区174(未示出)可以限制层132、140延伸到衬底102中的程度。另外，层132、140中的掺杂剂浓度和转化工艺可以控制层132、140的厚度。这里，由于衬垫氮化物层202的存在，掺杂掩埋多晶硅层132包括在每个有源区120、122中的沿STI 110的侧面152竖直延伸的竖直部分180、182。因此，该转化产生HR多晶硅层140、掺杂掩埋半导体层132和沿STI 110的侧面151延伸的掺杂掩埋半导体层132的竖直部分180、182。
图12示出了例如用热磷工艺去除衬垫氮化物层202的横截面图。图12还示出了通过在每个有源区120、122中形成可操作地耦合到掺杂掩埋多晶硅层132的竖直部分180、182的上表面186的掺杂多晶半导体材料184来形成接触144、146的对。更具体地说，图12示出了形成掩模230并例如通过穿过衬垫氧化物层204的离子注入来引入掺杂剂以形成掺杂多晶半导体材料184。图3示出了去除掩模230并通过ILD层124和衬垫氧化层204(图12)形成金属接触或布线160以完成接触144、146之后的结构100，如本文所述。
图13示出了形成图4所示的结构100的横截面图。图4的实施例不包括有源区120、122。在这种情况下，结构100可以用比图1和3的实施例更少的步骤形成。图13示出了暴露STI 110的可选掩模240。在此阶段，延迟注入区174(未示出)可以可选地通过掺杂(例如，离子注入)形成。然而，图13未示出该过程以说明可选择省略此步骤。可以形成任何形式的掩模240以引导掺杂。例如，掩模240可以是例如在图4所示的位置并且可能是IC的其他有源区形成HR多晶硅层140的被图案化的任何掩模材料。图13还示出了用惰性掺杂剂进行掺杂，从而在STI 110下方形成无序结晶层210。如所指出的，惰性掺杂剂例如可以包括氩(Ar)、氖(Ne)、氪(Kr)、氙(Xe)、氦(He)或其组合。在一个特定实施例中，使用氩(Ar)。
图4示出了将无序结晶层210(图13)转化为位于STI 110下方的掺杂掩埋多晶硅层130和位于掺杂掩埋多晶硅层130下方的HR多晶硅层140，即，在使用任何适当的灰化工艺去除掩模240(图13)之后。如所指出的，转化可以通过退火来完成，如本文所述。在被提供的情况下，延迟注入区174(未示出)可以限制层132、140延伸到衬底102中的程度。另外，层132、140中的掺杂剂浓度和该转化工艺可以控制层132、140的厚度。如图4所示，在该实施例中，形成接触144、146的对包括形成延伸穿过STI 110到达掺杂掩埋多晶硅层132的上表面188的金属接触或布线160。金属接触或布线160可以使用任何现在已知的或以后开发的接触/布线形成工艺来形成。在一个非限制性示例中，可以通过图案化掩模、蚀刻开口到相应深度以及在开口中形成导体来形成接触或布线160。导体可以包括难熔金属衬里以及接触或布线金属。难熔金属衬里(为清楚起见未标记)可以包括例如钌(Ru)、钽(Ta)、钛(Ti)、钨(W)、铱(Ir)、铑(Rh)和铂(Pt)等或其混合物。接触或布线的金属可以是任何现在已知的或以后开发的接触/布线金属，例如但不限于铜(Cu)或钨(W)。
在本文所述的任何方法实施例中，隔离环170可以在任何期望的接合(juncture)处形成，例如与STI 110的接合处。在隔离环170包括沟槽隔离的情况下，其可以以与STI110基本相似的方式形成。
本公开的实施例提供了用于提供多晶硅电阻器130的结构100。如图1、3和4所示，结构100不包括位于电阻器120下方的氧化物/STI，这改善了电阻器到衬底102的散热。该结构还通过允许位于STI 110下方和位于STI 100上方(—请参见图4中位于STI 110上方的附加电阻器242)的堆叠的多晶硅电阻器来改善电阻器密度(具有较小的面积)。在任何实施例中都可以采用附加电阻器242。HR多晶硅层140在多晶硅电阻器130下方提供隔离区，这减少有源器件到衬底102的寄生泄漏。请参见美国专利No.10,192,779。这里，HR多晶硅层140还降低的衬底耦合和改善的频率响应提供从多晶硅电阻器130的改善的热传导性。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种结构，包括：
浅沟槽隔离STI；
位于所述STI下方的掺杂掩埋多晶硅层；
位于所述掺杂掩埋多晶硅层下方的高电阻率HR多晶硅层；以及
以间隔开的方式可操作地耦合到所述掺杂掩埋多晶硅层的接触对。
2.根据权利要求1所述的结构，其中，所述HR多晶硅层包括惰性掺杂剂。
3.根据权利要求1所述的结构，其中，位于所述STI下方的所述掺杂掩埋多晶硅层包括硼掺杂剂。
4.根据权利要求1所述的结构，还包括：界定所述掺杂掩埋多晶硅层的隔离环。
5.根据权利要求4所述的结构，其中，所述隔离环是沟槽隔离和掺杂阱中的一者。
6.根据权利要求1所述的结构，还包括：位于所述HR多晶硅层下方、位于所述HR多晶硅层内、或者位于所述HR多晶硅层内和下方的延迟注入区。
7.根据权利要求1所述的结构，其中，每个接触包括在所述STI旁边延伸的掺杂单晶半导体材料，并且每个接触可操作地耦合到所述掺杂掩埋多晶硅层的横向端部。
8.根据权利要求7所述的结构，其中，每个接触与所述HR多晶硅层的上表面接触。
9.根据权利要求1所述的结构，其中，所述掺杂掩埋多晶硅层包括沿所述STI的侧面竖直延伸的竖直部分对，其中每个接触包括掺杂半导体材料，所述掺杂半导体材料可操作地耦合到所述掺杂掩埋多晶硅层的相应竖直部分的上表面。
10.根据权利要求1所述的结构，其中，每个接触延伸穿过所述STI到达所述掺杂掩埋多晶硅层的上表面。
11.一种结构，包括：
浅沟槽隔离STI；
位于所述STI下方的包括掺杂掩埋多晶硅层的电阻器；
位于所述电阻器下方的高电阻率HR多晶硅层；以及
以间隔开的方式可操作地耦合到所述电阻器的接触对，
其中所述HR多晶硅层包括惰性掺杂剂，以及
其中所述掺杂掩埋多晶硅层包括硼掺杂剂。
12.根据权利要求11所述的结构，还包括：界定所述掺杂掩埋多晶硅层的隔离环。
13.根据权利要求11所述的结构，其中，每个接触包括在所述STI旁边延伸的掺杂单晶半导体材料，并且每个接触可操作地耦合到所述掺杂掩埋多晶硅层的横向端部，其中每个接触与所述HR多晶硅层的上表面接触。
14.根据权利要求11所述的结构，其中，所述掺杂掩埋多晶硅层包括沿所述STI的侧面竖直延伸的竖直部分对，其中每个接触包括掺杂半导体材料，所述掺杂半导体材料可操作地耦合到所述掺杂掩埋多晶硅层的相应竖直部分的上表面。
15.根据权利要求11所述的结构，其中，每个接触延伸穿过所述STI到达所述掺杂掩埋多晶硅层的上表面。
16.一种方法，包括：
在衬底中形成浅沟槽隔离STI；
用惰性掺杂剂掺杂所述衬底，在所述STI下方形成无序结晶层；
将所述无序结晶层转化为位于所述STI下方的掺杂掩埋多晶硅层和位于所述掺杂掩埋多晶硅层下方的高电阻率HR多晶硅层；以及
形成以间隔开的方式可操作地耦合到所述掺杂掩埋多晶硅层的接触对。
17.根据权利要求16所述的方法，还包括：进行掺杂以在所述HR多晶硅层下方、在所述HR多晶硅层内、或者在所述HR多晶硅层内和下方形成延迟注入区。
18.根据权利要求16所述的方法，其中，形成所述接触对包括：在由所述STI限定的有源区对中的每一个有源区中形成在所述STI旁边延伸的掺杂单晶半导体材料，每个接触可操作地耦合到所述掺杂掩埋多晶硅层的横向端部，并且每个接触与所述HR多晶硅层的上表面接触。
19.根据权利要求16所述的方法，其中，所述STI限定有源区对，并且在用所述惰性掺杂剂掺杂所述STI期间，每个有源区包括位于其上方的衬垫氮化物层，其中所述掺杂掩埋多晶硅层包括在每个有源区中的沿所述STI的侧面竖直延伸的竖直部分，并且其中形成所述接触对包括：在每个有源区中形成掺杂多晶半导体材料，所述掺杂多晶半导体材料可操作地耦合到所述掺杂掩埋多晶硅层的所述竖直部分的上表面。
20.根据权利要求16所述的方法，其中，形成所述接触对包括：形成延伸穿过所述STI到达所述掺杂掩埋多晶硅层的上表面的金属接触。
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