CN114760370A - 基于udp协议的上位机与fpga高速数据传输架构及实现方法 - Google Patents

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Abstract

本发明公开了基于UDP协议的上位机与FPGA高速数据传输架构及实现方法，架构中FPGA板卡包括40G IP核，数据包发送模块，数据包解析模块，读FIFO模块，写FIFO模块，发送端FIFO和接收端FIFO，其中，40G IP核通过40G光纤和40GPCIe光纤网卡与上位机进行数据收发，40G IP核的输出连接数据包解析模块，数据包解析模块的输出连接写FIFO模块，写FIFO模块的输出连接接收端FIFO；发送端FIFO的输出连接读FIFO模块，读FIFO模块的输出连接数据包发送模块，数据包发送模块的输出连接40G IP核。本发明能够占用较少的FPGA资源，满足上位机与FPGA之间高速数据传输和交互的要求。

Description

基于UDP协议的上位机与FPGA高速数据传输架构及实现方法
技术领域
本发明属于高速传输技术领域，涉及一种基于UDP协议的上位机与FPGA高速数据传输架构及实现方法。
背景技术
FPGA(Field Programmable Gate Array)是一种半定制电路，由于其有着可重构、高能效比、高性能、便携、延迟低等优势，在数据中心、通信、人工智能等领域有着不可替代的位置。
基于FPGA的高性能数据处理板卡往往都搭载高速的光纤接口，用于与上位机或其他设备进行数据交互。FPGA厂商提供的用于光纤通信的IP核(Intellectual Propertycore)主要工作在物理层或数据链路层，不支持上层的传输协议，而现有的基于FPGA实现的网络传输协议往往比较冗余，占用资源多且无法达到几十Gbs的传输速率。
UDP(User Datagram Protocol)协议和TCP(Transmission Control Protocol)协议是常见的网络通信协议，相对于TCP协议，UDP协议实现简单且传输效率高，更适合对高速传输和实时性有较高要求的通信场景。TCP是面向连接的、可靠的流协议，而UDP不提供复杂的控制机制，利用IP(Internet Protocol)提供面向无连接的通信服务，对于FPGA与上位机之间的通信，不仅需要UDP协议的高效传输，还需要实现额外的信息交互。
发明内容
为解决上述问题，本发明的技术方案为一种基于UDP协议的上位机与FPGA高速数据传输架构，包括上位机、40GPCIe光纤网卡、40G光纤、搭载QSFP+接口的FPGA板卡以及在FPGA板卡上实现的数据传输协议；
所述上位机与40GPCIe光纤网卡连接，所述40G光纤分别与40G光纤网卡和FPGA板卡连接，所述数据传输协议规定上位机与FPGA板卡之间数据的传输格式，以及FPGA板卡与上位机之间的交互逻辑；
所述FPGA板卡中包括40G IP核，数据包发送模块，数据包解析模块，读FIFO模块，写FIFO模块，发送端FIFO和接收端FIFO，其中，40G IP核通过40G光纤和40GPCIe光纤网卡与上位机进行数据收发，40G IP核的输出连接数据包解析模块，数据包解析模块的输出连接写FIFO模块，写FIFO模块的输出连接接收端FIFO；发送端FIFO的输出连接读FIFO模块，读FIFO模块的输出连接数据包发送模块，数据包发送模块的输出连接40G IP核。
优选地，所述数据包发送模块将数据封装成以太网帧后传递给40G IP核的TX端数据接口，对40G IP核的发送相关端口进行读取和控制。
优选地，所述数据包解析模块接收40G IP核的RX端数据接口数据，根据数据包传输格式将有效数据解出，对40G IP核的接收相关端口进行读取和控制。
优选地，所述读FIFO模块包含第一状态机，所述第一状态机控制对发送端FIFO中的数据读取，第一状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、READ_FIFO_1即读取FIFO1、READ_FIFO_2即读取FIFO2、READ_FIFO_3即读取FIFO3和READ_FIFO_4即读取FIFO4六种状态。
优选地，所述数据包发送模块包含第二状态机，所述第二状态机用于对40G IP核状态进行读取和控制、数据封装以及请求发送，第二状态机包括STATE_TX_IDLE即空闲、STATE_GT_LOCKED即锁定、STATE_WAIT_RX_ALIGNED即等待数据传输对齐、STATE_PKT_TRANSFER_INIT即传输初始化、STATE_SEND_NEED_DATA即发送请求、STATE_AXIS_TX_ENABLE即数据发送、STATE_AXIS_TX_HALT即传输终止、STATE_AXIS_TX_DONE即发送完成和STATE_WAIT_FOR_RESTART即等待重新开始九种状态。
优选地，所述数据包解析模块包含第三状态机，所述第三状态机用于对40G IP核状态进行读取和控制、数据包解析，第三状态机包括STATE_RX_IDLE即空闲、RECEIVE_HEADER即接收首部、RECEIVE_USRHEADER_HEADER即接收用户自定义首部和RECEIVE_DATA即接收用户数据四种状态。
优选地，所述写FIFO模块包含第四状态机，所述第四状态机用于控制对接收端FIFO的正确写入，第四状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、WRITE_FIFO_1即写FIFO1、WRITE_FIFO_2即写FIFO2、WRITE_FIFO_3即写FIFO3、WRITE_FIFO_4即写FIFO4六种状态。
基于上述目的，本发明还提供了一种基于UDP协议的上位机与FPGA高速数据传输架构的实现方法，包括以下步骤：
S11，FPGA板卡上电初始化；
S12，FPGA板卡向上位机发送数据请求帧；
S21，上位机接收到来自FPGA板卡的数据请求帧；
S22，上位机向FPGA板卡下发数据；
S31，FPGA板卡接收数据并进行处理；
S32，FPGA板卡向上位机发送处理完成数据并请求下发；
S41，上位机接收FPGA板卡上传的处理完成的数据；
S42，是否需要继续下发数据？
是，则返回S22；
否，则S50，停止下发，结束。
优选地，所述S12中首先向上位机发送一帧包含无效数据的数据请求帧。
优选地，上位机和FPGA板卡各自的IP地址、端口号和MAC地址均采用预先设定的方式。
本发明至少具有如下有益效果：利用光纤的高速数据传输能力和基于FPGA实现的高速以太网传输协议，提高了上位机与FPGA板卡之间数据传输速度，且占用较少的FPGA资源，满足上位机与FPGA之间高速数据传输的要求。
附图说明
图1为本发明实施例的基于UDP协议的上位机与FPGA高速数据传输架构的结构示意图；
图2为本发明具体实施例的基于UDP协议的上位机与FPGA高速数据传输架构的结构示意图；
图3为本发明实施例的基于UDP协议的上位机与FPGA高速数据传输架构实现方法的步骤流程图；
图4为本发明实施例的基于UDP协议的上位机与FPGA高速数据传输架构实现方法的上位机与FPGA之间的数据传输格式示意图；
图5为本发明实施例的基于UDP协议的上位机与FPGA高速数据传输架构中FPGA板卡上所实现的通信协议的Verilog HDL层次示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
相反，本发明涵盖任何由权利要求定义的在本发明的精髓和范围上做的替代、修改、等效方法以及方案。进一步，为了使公众对本发明有更好的了解，在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。
参见图1、2，为本发明实施例的本发明的技术方案为基于UDP协议的上位机与FPGA高速数据传输架构，包括上位机10、40GPCIe光纤网卡20、40G光纤30、搭载QSFP+接口的FPGA板卡40以及在FPGA板卡40上实现的数据传输协议；
上位机10与40GPCIe光纤网卡20连接，40G光纤30分别与40G光纤30网卡20和FPGA板卡40连接，数据传输协议规定上位机10与FPGA板卡40之间数据的传输格式，以及FPGA板卡40与上位机10之间的交互逻辑；
FPGA板卡40中包括40G IP核41，数据包发送模块42，数据包解析模块43，读FIFO模块44，写FIFO模块45，发送端FIFO46和接收端FIFO47，其中，40G IP核41通过40G光纤30和40GPCIe光纤网卡20与上位机10进行数据收发，40G IP核41的输出连接数据包解析模块43，数据包解析模块43的输出连接写FIFO模块45，写FIFO模块45的输出连接接收端FIFO47；发送端FIFO46的输出连接读FIFO模块44，读FIFO模块44的输出连接数据包发送模块42，数据包发送模块42的输出连接40G IP核41。
其中，40G IP核41采用Xilinx 40G/50G High Speed Ethernet IP，包含完整的以太网MAC和PCS功能或独立PCS，符合IEEE 802.3第82条《IEEE以太网标准》；数据包发送模块42将数据封装成以太网帧后传递给40G IP核41的TX端数据接口，对40G IP核41的发送相关端口进行读取和控制。
数据包解析模块43接收40G IP核41的RX端数据接口数据，根据数据包传输格式将有效数据解出，对40G IP核41的接收相关端口进行读取和控制。
读FIFO模块44包含第一状态机，第一状态机控制对发送端FIFO46中的数据读取，第一状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、READ_FIFO_1即读取FIFO1、READ_FIFO_2即读取FIFO2、READ_FIFO_3即读取FIFO3和READ_FIFO_4即读取FIFO4六种状态。
数据包发送模块42包含第二状态机，第二状态机用于对40G IP核41状态进行读取和控制、数据封装以及请求发送，第二状态机包括STATE_TX_IDLE即空闲、STATE_GT_LOCKED即锁定、STATE_WAIT_RX_ALIGNED即等待数据传输对齐、STATE_PKT_TRANSFER_INIT即传输初始化、STATE_SEND_NEED_DATA即发送请求、STATE_AXIS_TX_ENABLE即数据发送、STATE_AXIS_TX_HALT即传输终止、STATE_AXIS_TX_DONE即发送完成和STATE_WAIT_FOR_RESTART即等待重新开始九种状态。
数据包解析模块43包含第三状态机，第三状态机用于对40G IP核41状态进行读取和控制、数据包解析，第三状态机包括STATE_RX_IDLE即空闲、RECEIVE_HEADER即接收首部、RECEIVE_USRHEADER_HEADER即接收用户自定义首部和RECEIVE_DATA即接收用户数据四种状态。
写FIFO模块45包含第四状态机，第四状态机用于控制对接收端FIFO47的正确写入，第四状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、WRITE_FIFO_1即写FIFO1、WRITE_FIFO_2即写FIFO2、WRITE_FIFO_3即写FIFO3、WRITE_FIFO_4即写FIFO4六种状态。
发送端FIFO46主要完成对各通道数据的临时存储，采用Native接口类型，数据位宽为256位；数据包发送模块42对读FIFO模块44发来的数据按照图2中的数据传输格式进行封装，将Native接口类型的数据转换为AXI4-Stream格式，并对IP核41的发送相关端口进行读取和控制，后将封装完成的数据发送给40G IP核41；40G IP核41采用Xilinx 40G/50GHigh Speed Ethernet IP，包含完整的以太网MAC和PCS功能或独立PCS，符合IEEE 802.3第82条《IEEE以太网标准》，数据接口类型为AXI4-Stream，位宽为256位；数据包解析模块43对40G IP核41接收端口的数据进行解析，将AXI4-Stream接口类型的数据转换为Native接口类型发送给写FIFO模块45，并对40G IP核41的接收相关端口进行读取和控制；接收端FIFO47主要完成对下发至各通道数据的临时存储，采用Native接口类型，数据位宽为256位。
数据将封装成网络数据包的形式传输，支持最大包长度为16383字节，数据包的报头部分占64字节，分别为14字节的MAC首部、20字节的IP首部、8字节的UDP首部和22字节的用户自定义首部；
在数据传输之前，由FPGA板卡40向上位机10发送一帧请求数据的数据包，上位机10收到数据包后将待处理的数据下发至FPGA板卡40，FPGA板卡40对下发的数据缓存至接收端FIFO47并进行后续处理；
FPGA板卡40将处理完成后的数据缓存至发送端FIFO46后将处理完成的数据返回给上位机10；
FPGA板卡40向上位机10请求数据分为两种情况，一种是在无数据上传时，FPGA板卡40发送包含无效数据的数据包，请求下发数据的信息与有效无效数据信息均在22字节的用户自定义报头中体现，另一种是在有数据上传时，请求下发数据的信息将直接体现在22字节的用户自定义首部中，无需中断当前传输。
本发明的基于UDP协议的上位机10与FPGA高速数据传输架构的实现方法，包括以下步骤：
S11，FPGA板卡40上电初始化；
S12，FPGA板卡40向上位机10发送数据请求帧；
S21，上位机10接收到来自FPGA板卡40的数据请求帧；
S22，上位机10向FPGA板卡40下发数据；
S31，FPGA板卡40接收数据并进行处理；
S32，FPGA板卡40向上位机10发送处理完成数据并请求下发；
S41，上位机10接收FPGA板卡40上传的处理完成的数据；
S42，是否需要继续下发数据？
是，则返回S22；
否，则S50，停止下发，结束。
S12中首先向上位机10发送一帧包含无效数据的数据请求帧。上位机10和FPGA板卡40各自的IP地址、端口号和MAC地址均采用预先设定的方式，无需通过ARP(AddressResolution Protocol)协议来获取目标地址信息，可省去在FPGA端对该协议的实现，节省硬件资源同时提高传输效率。
FPGA板卡40接收来自上位机10的数据，根据协议对数据进行解析，将解析出的实际待处理数据写入FPGA板卡40内部的接收FIFO中；FPGA板卡40将处理完成后的数据重新封装发送给上位机10，并继续请求下发数据；上位机10接收FPGA板卡40上传的处理完成的数据，若此时仍有待处理数据可继续将数据下发，若数据全部处理完成可停止下发，整个过程结束。
需要说明的是，FPGA板卡40向上位机10请求下发数据时，若此时无数据上传，则会发送一帧包含无效数据的数据请求帧，若有数据正在上传，请求数据的信息会包含在数据包的用户自定义首部中，通过22字节的用户自定义首部可以实现上位机10与FPGA板卡40之间的高效交互。
数据传输将遵循图4所规定的数据传输格式，即封装成网络数据包的形式传输，数据包的报头部分占64字节，第1至14字节为以太网MAC协议规定的以太网帧协议首部，第15至34字节为IP协议规定的IP数据报的首部，第35至42字节为UDP协议规定的UDP报文的首部，第43至64字节为用户自定义数据帧格式规定的首部。
对于22字节的用户自定义首部，当数据由FPGA板卡40传输至上位机10时，第1个字节代表用户数据是否有效，第2个字节代表是否需要上位机10继续下发数据，第3个字节代表数据来自FPGA中的哪一路数据处理通道，第4至5字节为数据标识，第6至第22个字节保留；当数据由上位机10传输至FPGA板卡40时，第1和第2个字节保留，第三个字节代表数据将发送给FPGA板卡40中哪一路数据处理通道，第4至5字节为数据标识，第6至第22个字节保留。
对于上述传输协议在FPGA板卡40的实现方法，采用Verilog HDL语言设计，设计层次参见图5。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于UDP协议的上位机与FPGA高速数据传输架构，其特征在于，包括上位机、40GPCIe光纤网卡、40G光纤、搭载QSFP+接口的FPGA板卡以及在FPGA板卡上实现的数据传输协议；
所述上位机与40GPCIe光纤网卡连接，所述40G光纤分别与40G光纤网卡和FPGA板卡连接，所述数据传输协议规定上位机与FPGA板卡之间数据的传输格式，以及FPGA板卡与上位机之间的交互逻辑；
所述FPGA板卡中包括40G IP核，数据包发送模块，数据包解析模块，读FIFO模块，写FIFO模块，发送端FIFO和接收端FIFO，其中，40G IP核通过40G光纤和40GPCIe光纤网卡与上位机进行数据收发，40G IP核的输出连接数据包解析模块，数据包解析模块的输出连接写FIFO模块，写FIFO模块的输出连接接收端FIFO；发送端FIFO的输出连接读FIFO模块，读FIFO模块的输出连接数据包发送模块，数据包发送模块的输出连接40G IP核。
2.根据权利要求1所述的传输架构，其特征在于，所述数据包发送模块将数据封装成以太网帧后传递给40G IP核的TX端数据接口，对40G IP核的发送相关端口进行读取和控制。
3.根据权利要求1所述的传输架构，其特征在于，所述数据包解析模块接收40G IP核的RX端数据接口数据，根据数据包传输格式将有效数据解出，对40G IP核的接收相关端口进行读取和控制。
4.根据权利要求1所述的传输架构，其特征在于，所述读FIFO模块包含第一状态机，所述第一状态机控制对发送端FIFO中的数据读取，第一状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、READ_FIFO_1即读取FIFO1、READ_FIFO_2即读取FIFO2、READ_FIFO_3即读取FIFO3和READ_FIFO_4即读取FIFO4六种状态。
5.根据权利要求1所述的传输架构，其特征在于，所述数据包发送模块包含第二状态机，所述第二状态机用于对40G IP核状态进行读取和控制、数据封装以及请求发送，第二状态机包括STATE_TX_IDLE即空闲、STATE_GT_LOCKED即锁定、STATE_WAIT_RX_ALIGNED即等待数据传输对齐、STATE_PKT_TRANSFER_INIT即传输初始化、STATE_SEND_NEED_DATA即发送请求、STATE_AXIS_TX_ENABLE即数据发送、STATE_AXIS_TX_HALT即传输终止、STATE_AXIS_TX_DONE即发送完成和STATE_WAIT_FOR_RESTART即等待重新开始九种状态。
6.根据权利要求1所述的传输架构，其特征在于，所述数据包解析模块包含第三状态机，所述第三状态机用于对40G IP核状态进行读取和控制、数据包解析，第三状态机包括STATE_RX_IDLE即空闲、RECEIVE_HEADER即接收首部、RECEIVE_USRHEADER_HEADER即接收用户自定义首部和RECEIVE_DATA即接收用户数据四种状态。
7.根据权利要求1所述的传输架构，其特征在于，所述写FIFO模块包含第四状态机，所述第四状态机用于控制对接收端FIFO的正确写入，第四状态机包括IDLE即空闲、WAIT_FOR_RESTART即等待重新开始、WRITE_FIFO_1即写FIFO1、WRITE_FIFO_2即写FIFO2、WRITE_FIFO_3即写FIFO3、WRITE_FIFO_4即写FIFO4六种状态。
8.一种与权利要求1-7之一对应的基于UDP协议的上位机与FPGA高速数据传输架构的实现方法，其特征在于，包括以下步骤：
S11，FPGA板卡上电初始化；
S12，FPGA板卡向上位机发送数据请求帧；
S21，上位机接收到来自FPGA板卡的数据请求帧；
S22，上位机向FPGA板卡下发数据；
S31，FPGA板卡接收数据并进行处理；
S32，FPGA板卡向上位机发送处理完成数据并请求下发；
S41，上位机接收FPGA板卡上传的处理完成的数据；
S42，是否需要继续下发数据？
是，则返回S22；
否，则S50，停止下发，结束。
9.根据权利要求8所述的实现方法，其特征在于，所述S12中首先向上位机发送一帧包含无效数据的数据请求帧。
10.根据权利要求8所述的实现方法，其特征在于，上位机和FPGA板卡各自的IP地址、端口号和MAC地址均采用预先设定的方式。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117234977A (zh) * 2023-11-10 2023-12-15 浪潮电子信息产业股份有限公司 数据处理方法、系统、设备及计算机可读存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7536669B1 (en) * 2006-08-30 2009-05-19 Xilinx, Inc. Generic DMA IP core interface for FPGA platform design
CN102681971A (zh) * 2012-04-28 2012-09-19 浪潮电子信息产业股份有限公司 一种基于aurora协议进行FPGA板间高速互连的方法
CN109819065A (zh) * 2019-01-30 2019-05-28 山东超越数控电子股份有限公司 基于fpga的数据传输及存储系统、方法以及数据系统
CN110445533A (zh) * 2019-07-02 2019-11-12 北京计算机技术及应用研究所 一种双冗余光纤以太网传输系统
CN111339018A (zh) * 2020-02-18 2020-06-26 济南浪潮高新科技投资发展有限公司 一种fpga板卡间速率可调的高速数据传输系统及方法
CN211479105U (zh) * 2020-03-30 2020-09-11 北京威视锐科技有限公司 一种基于fpga加速卡的光纤高速采集存储系统
CN112637075A (zh) * 2020-12-12 2021-04-09 华中光电技术研究所（中国船舶重工集团公司第七一七研究所） 一种基于fpga的udp/ip协议栈实现方法及fpga芯片
CN112948295A (zh) * 2019-12-11 2021-06-11 中国科学院声学研究所 一种基于axi4总线的fpga与ddr高速数据包传输系统及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7536669B1 (en) * 2006-08-30 2009-05-19 Xilinx, Inc. Generic DMA IP core interface for FPGA platform design
CN102681971A (zh) * 2012-04-28 2012-09-19 浪潮电子信息产业股份有限公司 一种基于aurora协议进行FPGA板间高速互连的方法
CN109819065A (zh) * 2019-01-30 2019-05-28 山东超越数控电子股份有限公司 基于fpga的数据传输及存储系统、方法以及数据系统
CN110445533A (zh) * 2019-07-02 2019-11-12 北京计算机技术及应用研究所 一种双冗余光纤以太网传输系统
CN112948295A (zh) * 2019-12-11 2021-06-11 中国科学院声学研究所 一种基于axi4总线的fpga与ddr高速数据包传输系统及方法
CN111339018A (zh) * 2020-02-18 2020-06-26 济南浪潮高新科技投资发展有限公司 一种fpga板卡间速率可调的高速数据传输系统及方法
CN211479105U (zh) * 2020-03-30 2020-09-11 北京威视锐科技有限公司 一种基于fpga加速卡的光纤高速采集存储系统
CN112637075A (zh) * 2020-12-12 2021-04-09 华中光电技术研究所（中国船舶重工集团公司第七一七研究所） 一种基于fpga的udp/ip协议栈实现方法及fpga芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
NIKOLAOS ALACHIOTIS等: "A versatile UDP/IP based PC ↔ FPGA communication platform" *
林坤: "基于PCIe的高速数据采集卡的FPGA设计与实现" *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117234977A (zh) * 2023-11-10 2023-12-15 浪潮电子信息产业股份有限公司 数据处理方法、系统、设备及计算机可读存储介质
CN117234977B (zh) * 2023-11-10 2024-02-27 浪潮电子信息产业股份有限公司 数据处理方法、系统、设备及计算机可读存储介质

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