CN109819065A - 基于fpga的数据传输及存储系统、方法以及数据系统 - Google Patents

基于fpga的数据传输及存储系统、方法以及数据系统 Download PDF

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韩敏
吴之光
沈忱
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Abstract

本发明公开了一种基于FPGA的数据传输及存储系统、方法以及数据系统，属于以太网数据传输领域，要解决的技术问题为如何实现FPGA与上位机通过以太网接口进行点对点通信，其结构包括FPGA板卡以及集成于FPGA板卡上的总线接口、PHY芯片、SGMⅡ接口、MAC层功能模块、ARP处理模块、接收逻辑模块、发送逻辑模块、发送/接收模块以及存储模块。其方法包括基于FPGA的数据传输及存储系统实现上位机与FPGA通过以太网进行点对点通信，其数据系统包括上位机与上述数据传输及存储系统，上位机与总线接口电连接。

Description

基于FPGA的数据传输及存储系统、方法以及数据系统
技术领域
本发明涉及以太网数据传输领域，具体地说是一种基于FPGA的数据传输及存储系统、方法以及数据系统。
背景技术
近年来，FPGA(英文全称为Field Programmable Gate Array，中文翻译为现场可编程逻辑门阵列)并行运算的特点使得其在雷达、遥感等涉及数字信号处理的领域得到了极为广泛的应用，实现计算机与FPGA的通信，将数据高效的传输到FPGA上来进行并行运算就显得非常重要。
计算机与FPGA的数据交互一般可以通过串口、PCIE(英文全称为peripheralcomponent interconnect express，中文翻译为高速串行计算机扩展总线标准)总线以及以太网来实现，但是由于串口传输的速率一般比较慢，并且串口和PCIE均无法实现远距离传输，所以为了兼顾传输速率与系统使用灵活性，一般选择以太网接口实现FPGA与上位机的数据传输。
如何实现FPGA与上位机通过以太网接口进行点对点通信，是需要解决的技术问题。
发明内容
本发明的技术任务是针对以上不足，提供一种基于FPGA的数据传输及存储系统、方法以及数据系统，来解决如何实现FPGA与上位机通过以太网接口进行点对点通信的问题。
第一方面，本发明实施例提供一种基于FPGA的数据传输及存储系统，用于实现上位机与FPGA通过以太网进行点对点通信，包括FPGA板卡以及集成于FPGA板卡上的：
总线接口，用于外接上位机；
PHY(英文全称为Port Physical Layer，中文翻译为物理层)芯片，其与总线接口电连接，用于发送/接收以太网数据帧；
SGMⅡ(英文全称为Serial Gigabit Media Independent Interface，中文翻译为串行千兆位媒质独立接口(如千兆位以太网))接口，其配置有IP核，与PHY芯片电连接；
MAC(为OSI模型中的一层)层功能模块，其配置有IP核，与SGMⅡ接口电连接，用于封装/解封以太网数据帧；
ARP(英文全称为ARP，中文翻译为地址解析协议)处理模块，其配置有ARP协议，用于基于ARP协议实现上位机IP地址与MAC地址的动态映射；
接收逻辑模块，其分别与ARP处理模块和MAC层功能模块电连接，用于接收上位机的ARP请求，并提取上位机的MAC地址和IP地址，并用于接收上位机发送的UDP(英文全称为User Datagram Protocol，中文翻译为用户数据报协议)数据包并提取数据；
发送逻辑模块，其分别与ARP处理模块和MAC层功能模块电连接，用于向上位机发送ARP应答，并用于封装数据并将封装后的数据传送至MAC层功能模块；
发送/接收模块，其分别与发送逻辑模块和接收逻辑模块电连接；
存储模块，其与发送/接收模块电连接，用于存储数据。
本实施方式中，该FPGA板卡通过总线接口与上位机电连接，存储模块可以完成对上位机发送至FPGA的数据的缓存，MAC层功能模块及SGMⅡ接口，可以实现MAC层以及PHY层接口的功能；PHY芯片可以完成PHY层的功能；MAC层功能模块以及MAC层功能模块与PHY芯片之间的SGMⅡ接口均可以直接调用IP核来完成，通过IP核可以大大缩短开发周期并保证正确性。
优选的，总线接口为RJ45接口
优选的，发送逻辑模块封装数据包括封装数据UDP首部、IP首部以及以太网帧首部。
优选的，发送逻辑模块包括：
状态机，其与ARP处理模块电连接，用于向上位机发送ARP应答；
数据封装子模块，其分别与状态机、发送/接收模块以及MAC层功能模块电连接，用于封装数据UDP首部、IP首部以及以太网帧首部，并将封装后数据传送至MAC层功能模块。
优选的，接收逻辑模块包括：
状态机，其与ARP处理模块电连接，用于接收上位机的ARP请求；
数据提取子模块，其分别与状态机、发送/接收模块以及MAC层功能模块和电连接，用于接收UDP数据包并提取数据，并将提取的数据传送至发送/接收模块。
优选的，发送/接收模块包括：
存储控制子模块，其与存储模块电连接，用于调用存储模块的接口；
发送FIFO子模块，其与存储控制子模块电连接，并用于基于FIFO的原则将存储模块的数据穿入发送逻辑模块；
接收FIFI子模块，其与存储控制子模块电连接，用于基于FIFO的原则将接收逻辑模块的数据传入存储模块。
该优选实施方式中，发送/接收模块基于FIFO原则实现存储模块与接收逻辑模块以及存储模块与发送逻辑模块之间的数据传输，以解决以太网与存储模块的跨时钟域数据传输问题。
第二方面，本发明实施例提供一种基于FPGA的数据传输及存储方法，用于实现上位机与FPGA通过以太网进行点对点通信，其中，第一工况、将数据由FPGA传送至上位机，包括：
通过发送/接收模块将存储模块中的数据传送至发送逻辑模块；
通过发送逻辑模块和MAC层功能模块进行数据封装；
通PHY芯片对数据进行数据编码；
将编码后的数据传送至上位机；
第二工况、将数据由上位机传送至FPGA，包括：
从上位机获取数据；
通过PHY芯片对数据进行数据解码；
通过MAC层功能模块以及接收逻辑模块进行数据解封，并提取数据；
通过发送/接收模块将提取的数据传送至存储模块存储。
优选的，将数据由将数据由FPGA传送至上位机时，通过发送逻辑模块和MAC层功能模块进行数据封装包括：
通过发送逻辑模块对数据进行数据封装，包括对数据封装UDP首部、IP首部和以太网帧首部；
通过MAC层功能模块对数据进行以太网帧分装，包括对以太网帧的前导码和帧起始定位符进行封装；
将数据由上位机传送至FPGA时，通过MAC层功能模块以及接收逻辑模块进行数据解封，包括：
通过MAC层功能模块对数据进行以太网帧解封，包括对以太网帧的前导码和帧起始定位符进行解封；
通过接收逻辑模块对数据进行数据解封，并提取UDP数据包的数据。
优选的，将数据由FPGA传送至上位机时，通过发送/接收模块基于FIFO原则将存储模块中的数据传送至发送逻辑模块；
将数据由上位机传送至FPGA时，通过发送/接收模块基于FIFO原则将接收逻辑模块的数据传送至存储模块。
该优选实施方式中，基于FIFO原则可以解决以太网与存储模块的跨时钟域数据传输问题。
第二方面，本发明实施例提供一种基于FPGA的数据系统，包括上位机和第一方面任一项所述的基于FPGA的数据传输及存储系统，上位机与总线接口电连接。
优选的，上位机通过RJ45双绞线与总线接口电连接。
本发明的基于FPGA的数据传输及存储系统、方法以及数据系统具有以下优点：
1、实现FPGA与上位机通过以太网接口进行点对点通信，可以兼顾传输速率和系统使用的灵活性；
2、MAC层功能模块以及SGMⅡ接口均配置有IP核，其中MAC层功能模块以及MAC层功能模块与PHY芯片之间的SGMⅡ接口均可以直接调用IP核来完成，通过IP核可以大大缩短开发周期并保证正确性。
附图说明
为了更清除地说明本发明实施例中的技术方案，下面将对实施例中描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
下面结合附图对本发明进一步说明。
附图1为实施例1基于FPGA的数据传输及存储系统的结构示意图；
附图2为实施例1基于FPGA的数据传输及存储系统中发送逻辑模块的接结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互结合。
需要理解的是，在本发明实施例的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
本发明实施例中字符“/”一般表示前后关联对象是一种“或”关系。
本发明实施例提供基于FPGA的数据传输及存储系统、方法以及数据系统，用于解如何实现FPGA与上位机通过以太网接口进行点对点通信的技术问题。
实施例1：
本发明的基于FPGA的数据传输及存储系统，用于实现上位机与FPGA通过以太网进行点对点通信，包括FPGA板卡以及集成于FPGA板卡上的总线接口、PHY芯片、SGMⅡ接口、MAC层功能模块、ARP处理模块、接收逻辑模块、发送逻辑模块、发送/接收模块以及存储模块。
其中，FPGA板卡为芯片型号为xc7vx485T的FPGA开发板VC707。
总线接口为RJ45接口，用于支持FPGA板卡与上位机通过该RJ45双绞线电连接。
PHY芯片，其与总线接口电连接，可实现该传输与存储系统的PHY层功能，用于发送/接收以太网数据帧。
SGMⅡ接口，其配置有IP核，与PHY芯片电连接。
MAC层功能模块，其配置有IP核，与SGMⅡ接口电连接，可实现该传输与存储系统的MAC层功能，用于封装/解封以太网数据帧。
ARP处理模块，其配置有ARP协议，用于基于ARP协议实现上位机IP地址与MAC地址的动态映射。
ARP协议即地址解析协议，为IP地址到对应的硬件地址之间提供动态映射。在TCP/IP网络环境下，网络层会为每个主机分配一个32位的IP地址，但是要完成物理链路上数据的传输，首先必须知道对方主机的MAC地址，其实就是IP地址变换成MAC地址的问题。
UDP协议是传输层协议，具有校验和，并且在通信时不需要像TCP协议一样进行三次握手工作。
接收逻辑模块，包括状态机和数据封装子模块，状态机与ARP处理模块电连接，用于向上位机发送ARP应答；数据封装子模块分别与状态机、发送/接收模块以及MAC层功能模块电连接，用于对数据进行数据封装，包括封装数据UDP首部、IP首部以及以太网帧首部，并将封装后数据传送至MAC层功能模块。
发送逻辑模块，包括状态机和数据提取子模块，状态机与ARP处理模块电连接，用于接收上位机的ARP请求；数据提取子模块分别与状态机、发送/接收模块以及MAC层功能模块和电连接，用于接收UDP数据包并提取数据，并将提取的数据传送至发送/接收模块。
发送/接收模块，包括发送FIFO子模块、接收FIFIO子模块以及存储控制字模块，存储控制子模块分别与发送FIFO子模块、接收FIFO子模块和存储模块电连接，用于调取存储模块的接口，实现发送FIFO子模块和接收FIFO子模块与存储模块的数据传输；发送FIFO子模块电连接于存储模块与发送逻辑模块之间，用于基于FIFO原则将存储模块中的数据读入发送逻辑模块中；接收FIFO子模块电连接于存储模块与接收逻辑模块之间，用于基于FIFO原则将接收逻辑模块中的数据传入存储模块中。
存储模块，其与发送/接收模块电连接，用于存储数据。本实施中，存储模块为存储容量为1GB的DDR3芯片。
本发明基于FPGA的数据传输及存储系统，可实现上位机与FPGA之间数据传输及存储，工作方式包括：
当FPGA发送数据时，将存储模块中的数据通过发送至发送逻辑模块，通过发送逻辑模块以及MAC层功能模块进行数据封装，再通过SGMⅡ接口将数据送入PHY芯片，通过PHY芯片对数据进行数据编码后，由总线接口将编码后数据发送给上位机；
当上位机发送数据时，上位机发送的数据经过总线接口送入PHY芯片，通过PHY芯片进行数据解码后，由SGMⅡ接口将解码后的数据送入MAC层功能模块，通过MAC层功能模块以及接收逻辑模块进行数据解封，并从UDP数据包中提取数据，再将提取的数据存储入存储模块。
实施例2：
本发明的基于FPGA的数据传输及存储方法，基于FPGA的数据传输及存储系统实现上位机与FPGA通过以太网进行点对点通信，该方法包括两种工况，分别为将数据由FPGA传送至上位机以及将数据由上位机传送至FPGA。
其中，第一工况、将数据由FPGA传送至上位机，包括：
步骤S100、通过发送/接收模块将存储模块中的数据传送至发送逻辑模块；
步骤S200、通过发送逻辑模块和MAC层功能模块进行数据封装；
步骤S300、通PHY芯片对数据进行数据编码；
步骤S400、将编码后的数据传送至上位机；
步骤S100中，基于FIFO原则通过发送/接收模块将存储模块中的数据传送至发送逻辑模块。具体地，发送/接收模块包括存储控制子模块、发送FIFIO子模块和接收FIFO自模块，首先，通过存储控制子模块调用存储模块的接口，然后通过发送FIFO子模块基于FIFO原则将存储模块中的数据传送至发送逻辑模块。
步骤S200中，通过发送逻辑模块和MAC层功能模块进行数据封装，包括如下分步骤：
步骤S210中、通过发送逻辑模块对数据进行数据封装，包括对数据封装UDP首部、IP首部和以太网帧首部；
步骤S220中、通过MAC层功能模块对数据进行以太网帧分装，包括对以太网帧的前导码和帧起始定位符进行封装。
第二工况、将数据由上位机传送至FPGA，包括：
步骤L100、从上位机获取数据；
步骤L200、通过PHY芯片对数据进行数据解码；
步骤L300、通过MAC层功能模块以及接收逻辑模块进行数据解封，并提取数据；
步骤L400、通过发送/接收模块将提取的数据传送至存储模块存储。
步骤L300包括如下分步骤：
步骤L310、通过MAC层功能模块对数据进行以太网帧解封，包括对以太网帧的前导码和帧起始定位符进行解封；
步骤L320、通过接收逻辑模块对数据进行数据解封，并提取UDP数据包的数据。
步骤L400中，基于FIFO原则发送/接收模块将存储模块中的数据传送至发送逻辑模块。具体地：通过存储控制子模块调用存储模块的接口，然后接收FIFO子模块基于FIFO原则将接收逻辑模块中的数据传送至存储模块。
实施例3：
本发明的基于FPGA的数据系统，包括上位机和实施例公开的基于FPGA的数据传输及存储系统，上位机与总线接口电连接。
本实施例中，上位机通过RJ45双绞线与该FPGA板卡电连接。该数据系统中上位机与FPGA进行数据交互。
将数据由FPGA传送至上位机时，数据传输流程为：
P1、发送/接收模块将存储模块中的数据传送至发送逻辑模块；
P2、发送逻辑模块对数据进行数据封装，包括对数据封装UDP首部、IP是首部以及以太网首部；
P3、通过MAC层功能模块进行以太网帧封装，包括对太网帧的前导码、帧起始定位符的封装；
P4、通过SGMⅡ接口将封装后数据传送至PHY芯片；
P5、通PHY芯片对数据进行数据编码；
P6、通过总线接口将编码后的数据传送至上位机；
将数据由上位机传送至FPGA时，包括：
P1、通过总线接口将上位机数据传送至PHY芯片；
P2、通过PHY芯片对数据进行数据解码；
P3、通过SGMⅡ接口将解码后的数据传送至通过MAC层功能模块；
P4、通过MAC层功能模块进行以太网帧解封，包括对太网帧的前导码、帧起始定位符的解封；
P5、通过接收逻辑模块对数据进行数据解封，并提取UDP数据包中数据；
P6、通过发送/接收模块将接收逻辑模块中的数据传送至存储模块。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (10)

1.基于FPGA的数据传输及存储系统，其特征在于用于实现上位机与FPGA通过以太网进行点对点通信，包括FPGA板卡以及集成于FPGA板卡上的：
总线接口，用于外接上位机；
PHY芯片，其与总线接口电连接，用于发送/接收以太网数据帧；
SGMⅡ接口，其配置有IP核，与PHY芯片电连接；
MAC层功能模块，其配置有IP核，与SGMⅡ接口电连接，用于封装/解封以太网数据帧；
ARP处理模块，其配置有ARP协议，用于基于ARP协议实现上位机IP地址与MAC地址的动态映射；
接收逻辑模块，其分别与ARP处理模块和MAC层功能模块电连接，用于接收上位机的ARP请求，并提取上位机的MAC地址和IP地址，并用于接收上位机发送的UDP数据包并提取数据；
发送逻辑模块，其分别与ARP处理模块和MAC层功能模块电连接，用于向上位机发送ARP应答，并用于封装数据并将封装后的数据传送至MAC层功能模块；
发送/接收模块，其分别与发送逻辑模块和接收逻辑模块电连接；
存储模块，其与发送/接收模块电连接，用于存储数据。
2.根据权利要求1所述的基于FPGA的数据传输及存储系统，其特征在于总线接口为RJ45接口。
3.根据权利要求1所述的基于FPGA的数据传输及存储系统，其特征在于发送逻辑模块封装数据包括封装数据UDP首部、IP首部以及以太网帧首部。
4.根据权利要求1或3所述的基于FPGA的数据传输及存储系统，其特征在于发送逻辑模块包括：
状态机，其与ARP处理模块电连接，用于向上位机发送ARP应答；
数据封装子模块，其分别与状态机、发送/接收模块以及MAC层功能模块电连接，用于封装数据UDP首部、IP首部以及以太网帧首部，并将封装后数据传送至MAC层功能模块。
5.根据权利要求1或3所述的基于FPGA的数据传输及存储系统，其特征在于接收逻辑模块包括：
状态机，其与ARP处理模块电连接，用于接收上位机的ARP请求；
数据提取子模块，其分别与状态机、发送/接收模块以及MAC层功能模块和电连接，用于接收UDP数据包并提取数据，并将提取的数据传送至发送/接收模块。
6.根据权利要求1或3所述的基于FPGA的数据传输及存储系统，其特征在于发送/接收模块包括：
存储控制子模块，其与存储模块电连接，用于调用存储模块的接口；
发送FIFO子模块，其与存储控制子模块电连接，并用于基于FIFO的原则将存储模块的数据穿入发送逻辑模块；
接收FIFI子模块，其与存储控制子模块电连接，用于基于FIFO的原则将接收逻辑模块的数据传入存储模块。
7.基于FPGA的数据传输及存储方法，其特征在于用于实现上位机与FPGA通过以太网进行点对点通信，其中，
第一工况、将数据由FPGA传送至上位机，包括：
通过发送/接收模块将存储模块中的数据传送至发送逻辑模块；
通过发送逻辑模块和MAC层功能模块进行数据封装；
通PHY芯片对数据进行数据编码；
将编码后的数据传送至上位机；
第二工况、将数据由上位机传送至FPGA，包括：
从上位机获取数据；
通过PHY芯片对数据进行数据解码；
通过MAC层功能模块以及接收逻辑模块进行数据解封，并提取数据；
通过发送/接收模块将提取的数据传送至存储模块存储。
8.根据权利要求7所述的基于FPGA的数据传输及存储方法，其特征在于将数据由将数据由FPGA传送至上位机时，通过发送逻辑模块和MAC层功能模块进行数据封装包括：
通过发送逻辑模块对数据进行数据封装，包括对数据封装UDP首部、IP首部和以太网帧首部；
通过MAC层功能模块对数据进行以太网帧分装，包括对以太网帧的前导码和帧起始定位符进行封装；
将数据由上位机传送至FPGA时，通过MAC层功能模块以及接收逻辑模块进行数据解封，包括：
通过MAC层功能模块对数据进行以太网帧解封，包括对以太网帧的前导码和帧起始定位符进行解封；
通过接收逻辑模块对数据进行数据解封，并提取UDP数据包的数据。
9.根据权利要求7或8所述的基于FPGA的数据传输及存储方法，其特征在于将数据由FPGA传送至上位机时，通过发送/接收模块基于FIFO原则将存储模块中的数据传送至发送逻辑模块；
将数据由上位机传送至FPGA时，通过发送/接收模块基于FIFO原则将接收逻辑模块的数据传送至存储模块。
10.基于FPGA的数据系统，其特征在于包括上位机和权利要求1-6任一项所述的基于FPGA的数据传输及存储系统，上位机与总线接口电连接。
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