CN114744981A - 电容倍增电路及芯片 - Google Patents

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    • H03H11/46—One-port networks
    • H03H11/48—One-port networks simulating reactances
    • H03H11/481—Simulating capacitances

Abstract

本发明公开了一种电容倍增电路及芯片，电容倍增电路包括：第一电容、反相器和开关电容电路。反相器的输入端的输出端与第一电容相连，开关电容电路与反相器的输入端和输出端相连。根据本发明实施例的电容倍增电路，通过用开关电容电路代替传统的反馈电阻，结构简单、可靠；通过开关电容电路能够等效出非常大的电阻，从而能将待倍增电容的应用频率向低频大大拓展，可以实现很高的电容放大倍数，同时还能保持很低的极点频率；通过调节开关电容电路的开关频率能够很容易调节极点频率；通过调节开关电容电路能够等效出非常大的电阻，从而大大节省了芯片面积，可以广泛应用于多种需要实现很大电容的芯片中，尤其是电容为作为小信号使用的大电容。

Description

电容倍增电路及芯片
技术领域
本发明是关于集成电路领域，特别是关于一种电容倍增电路及芯片。
背景技术
在芯片上，电容经常占了很大的面积，而使用片外电容又增加成本和应用模块的体积。一般来说，在芯片上集成几十皮法（
Figure 400298DEST_PATH_IMAGE001
）的电容，面积上还可以接受，而几百
Figure 697418DEST_PATH_IMAGE001
甚至纳法（
Figure 963314DEST_PATH_IMAGE002
）的电容则难以接受了。因此，在可能的场合，工程师们会使用电容倍增器，放大片上电容的值，从而节省芯片的面积和成本。
传统的电容倍增电路（capacitance multiplier），可以分为电流和电压两种模式。
如图1所示，一种是使用电流镜将电容输入端电流放大的技术，将输入端看到的流过电容的电流放大后并接在输入端，故等效的电容值被放大。该电容倍增电路不需要反馈控制，但缺点之一是输入端有失调的直流电流。在实际的芯片设计时，还面临低频并联电阻、高频串联电阻、以及电流功耗之间的权衡取舍。
如图2所示，另一种是熟知的米勒效应（Miller effect）电压放大技术，通过负增益放大器将电容输入端小信号电压值在电容的另一端放大。这样，与电容的另一端为固定电位（即虚地）相比，电容两端的电压差被放大了。所以，从输入端看到的等效电容的值同样也被放大了。但是该电压放大模式的电容倍增电路，需要反馈控制以避免放大器输出电压饱和。
如图3所示，用简单的反相器实现图2中的负增益放大器，同时使用连接反相器两端的反馈电阻
Figure 40992DEST_PATH_IMAGE003
来避免反相器的输出电压饱和。为了在低频时从输入端看到的阻抗是放大的等效电容主导，而不是缩小的等效电阻主导，则需要使用非常大的
Figure 417747DEST_PATH_IMAGE003
，如几百
Figure 395805DEST_PATH_IMAGE004
。但这么大的电阻所占的芯片面积太大，失去了使用电容倍增电路来节省芯片面积的意义。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种电容倍增电路及芯片，其能够大大节省芯片的面积和成本。
为实现上述目的，本发明的实施例提供了一种电容倍增电路，包括：第一电容、反相器和开关电容电路。
第一电容具有第一端和第二端；所述反相器的输入端与第一电容的第一端相连，所述反相器的输出端与第一电容的第二端相连，所述反相器用于放大第一电容两端的电压差；开关电容电路与反相器的输入端和输出端相连，所述开关电容电路用于防止反相器的输出电压饱和。
在本发明的一个或多个实施例中，所述反相器包括第一MOS管、第二MOS管和放大电路，所述第一MOS管和第二MOS管的栅极与输入端相连，所述放大电路与第一MOS管和第二MOS管的漏极以及输出端相连，所述第一MOS管的源极与电源电压相连，所述第二MOS管的源极与地相连。
在本发明的一个或多个实施例中，所述放大电路包括第三MOS管和第四MOS管，所述第三MOS管的源极与第一MOS管的漏极相连，所述第四MOS管的源极与第二MOS管的漏极相连，所述第三MOS管和第四MOS管的漏极相连且与输出端相连，所述第三MOS管和第四MOS管的栅极与偏置电压相连。
在本发明的一个或多个实施例中，所述开关电容电路包括第一开关、第二开关和第二电容；所述第一开关的第一端与反相器的输出端相连，所述第一开关的第二端与第二开关的第一端以及第二电容的第一端相连，所述第二开关的第二端与反相器的输入端相连，所述第二电容的第二端接地，所述第一开关和第二开关通过交替断开和闭合控制第二电容的充放电。
在本发明的一个或多个实施例中，所述第一开关和第二开关由非交叠时钟信号控制。
在本发明的一个或多个实施例中，所述开关电容电路的等效电阻为：
Figure 832602DEST_PATH_IMAGE005
，其中，
Figure 397576DEST_PATH_IMAGE006
为第一开关和第二开关的断开和闭合的频率，
Figure 578021DEST_PATH_IMAGE007
为第二电容的电容值。
在本发明的一个或多个实施例中，所述电容倍增电路的输入导纳为：
Figure 912051DEST_PATH_IMAGE008
，其中，
Figure 519750DEST_PATH_IMAGE009
为第一电容的电容值，
Figure 572019DEST_PATH_IMAGE010
为反相器的电压增益，
Figure 556156DEST_PATH_IMAGE011
，
Figure 243227DEST_PATH_IMAGE012
为反相器的输入跨导，
Figure 21827DEST_PATH_IMAGE013
为反相器的输出阻抗，
Figure 826972DEST_PATH_IMAGE014
为复频率域变量，即
Figure 349220DEST_PATH_IMAGE015
，
Figure 657842DEST_PATH_IMAGE016
是虚数符号，而
Figure 607343DEST_PATH_IMAGE017
是角频率变量，其中
Figure 634205DEST_PATH_IMAGE018
是圆周率，
Figure 694565DEST_PATH_IMAGE019
是频率变量。
在本发明的一个或多个实施例中，
在
Figure 356228DEST_PATH_IMAGE020
时，
Figure 742210DEST_PATH_IMAGE021
，
在
Figure 990789DEST_PATH_IMAGE022
时，
Figure 854840DEST_PATH_IMAGE023
，
在
Figure 138053DEST_PATH_IMAGE024
时，
Figure 429357DEST_PATH_IMAGE025
，
其中，
Figure 165232DEST_PATH_IMAGE026
为电容倍增电路的输入导纳的极点频率，
Figure 832974DEST_PATH_IMAGE027
为电容倍增电路的输入导纳的零点频率。
在本发明的一个或多个实施例中，所述电容倍增电路的输入导纳的极点频率为：
Figure 469229DEST_PATH_IMAGE028
，所述电容倍增电路的输入导纳的零点频率为：
Figure 931435DEST_PATH_IMAGE029
，其中，
Figure 357868DEST_PATH_IMAGE030
为的第一电容的电容值，
Figure 563721DEST_PATH_IMAGE031
为反相器的输入跨导。
本发明还公开了一种芯片，包括所述的电容倍增电路。
与现有技术相比，根据本发明实施例的电容倍增电路及芯片，通过用开关电容电路代替传统的反馈电阻，结构简单、可靠；通过开关电容电路内部较小的电容和开关频率就能够等效出非常大的电阻，从而能将待倍增电容的应用频率向低频大大拓展，可以实现很高的电容放大倍数，可达到数百倍，同时还能保持很低的极点频率；通过调节开关电容电路的开关频率能够很容易调节极点频率；通过调节开关电容电路能够等效出非常大的电阻，从而大大节省了芯片面积，可以广泛应用于多种需要实现很大电容的芯片中，尤其是电容为作为小信号使用的大电容。
附图说明
图1是现有技术一的电容倍增电路的电路原理图。
图2是现有技术二的容倍增电路的电路原理图。
图3是现有技术三的容倍增电路的电路原理图。
图4是根据本发明一实施例的电容倍增电路的电路原理图。
图5是根据本发明一实施例的时钟信号
Figure 555948DEST_PATH_IMAGE032
和时钟信号
Figure 454634DEST_PATH_IMAGE033
的波形图。
图6是根据本发明一实施例的电容倍增电路的输入导纳的幅度和相位的仿真结果图。
具体实施方式
下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如图4所示，一种电容倍增电路，包括：第一电容
Figure 165101DEST_PATH_IMAGE034
、反相器10和开关电容电路20。
其中，第一电容
Figure 673181DEST_PATH_IMAGE034
具有第一端和第二端，第一电容
Figure 785493DEST_PATH_IMAGE034
为待倍增的电容。
反相器10的输入端与第一电容
Figure 589501DEST_PATH_IMAGE034
的第一端相连并接收电压
Figure 787264DEST_PATH_IMAGE035
，反相器10的输出端与第一电容
Figure 334920DEST_PATH_IMAGE034
的第二端相连并输出电压
Figure 301739DEST_PATH_IMAGE036
，反相器10用于放大第一电容
Figure 542228DEST_PATH_IMAGE034
的两端的电压差。
如图4所示，反相器10包括第一MOS管MP1、第二MOS管MN1和放大电路。其中，放大电路用于增加反相器10的负增益，即电容放大倍数。
具体的，第一MOS管MP1和第二MOS管MN1的栅极与输入端相连，放大电路与第一MOS管MP1和第二MOS管MN1的漏极以及输出端相连。第一MOS管MP1的源极与电源电压Vdd相连，第二MOS管MN1的源极与地相连。
本实施例中的放大电路包括第三MOS管MP2和第四MOS管MN2。
具体的，第三MOS管MP2的源极与第一MOS管MP1的漏极相连，第四MOS管MN2的源极与第二MOS管MN1的漏极相连，第三MOS管MP2和第四MOS管MN2的漏极相连且与输出端相连。第三MOS管MP2的栅极与第一偏置电压
Figure 961708DEST_PATH_IMAGE037
相连，第四MOS管MN2的栅极与第二偏置电压
Figure 811590DEST_PATH_IMAGE038
相连。
开关电容电路20与反相器10的输入端和输出端相连，开关电容电路20用于防止反相器10的输出电压饱和。
开关电容电路20包括第一开关SW1、第二开关SW2和第二电容
Figure 632915DEST_PATH_IMAGE039
。
具体的，第一开关SW1的第一端与反相器10的输出端以及第一电容
Figure 44305DEST_PATH_IMAGE040
的第二端相连，第一开关SW1的第二端与第二开关SW2的第一端以及第二电容
Figure 951081DEST_PATH_IMAGE041
的第一端相连。第二开关SW2的第二端与反相器10的输入端以及第一电容
Figure 778223DEST_PATH_IMAGE040
的第一端相连，第二电容
Figure 719634DEST_PATH_IMAGE041
的第二端接地。第一开关SW1和第二开关SW2通过交替断开和闭合控制第二电容
Figure 27160DEST_PATH_IMAGE041
的充放电。
如图5和图4所示，本实施例中的第一开关SW1由时钟信号
Figure 421232DEST_PATH_IMAGE042
控制断开和闭合，时钟信号
Figure 114382DEST_PATH_IMAGE042
为高电平时，第一开关SW1闭合，时钟信号
Figure 644720DEST_PATH_IMAGE042
为低电平时，第一开关SW1断开。第二开关SW2由时钟信号
Figure 397913DEST_PATH_IMAGE043
控制断开和闭合，时钟信号
Figure 279281DEST_PATH_IMAGE043
为高电平时，第二开关SW2闭合，时钟信号
Figure 776121DEST_PATH_IMAGE043
为低电平时，第二开关SW2断开。本实施例中的时钟信号
Figure 190660DEST_PATH_IMAGE042
和时钟信号
Figure 583595DEST_PATH_IMAGE043
为非交叠时钟信号，时钟信号
Figure 217839DEST_PATH_IMAGE042
和时钟信号
Figure 252791DEST_PATH_IMAGE043
的频率相同。
本实施例中的开关电容电路20的等效电阻为：
Figure 23301DEST_PATH_IMAGE005
，其中，
Figure 852717DEST_PATH_IMAGE044
为第一开关SW1和第二开关SW2的断开和闭合的频率，即非交叠时钟信号
Figure 708677DEST_PATH_IMAGE042
和时钟信号
Figure 281741DEST_PATH_IMAGE043
的频率，
Figure 405292DEST_PATH_IMAGE041
为第二电容
Figure 671189DEST_PATH_IMAGE041
的电容值。
本实施例中的电容倍增电路的输入导纳为：
Figure 483287DEST_PATH_IMAGE008
，其中，
Figure 125621DEST_PATH_IMAGE040
为的第一电容
Figure 605144DEST_PATH_IMAGE040
的电容值，
Figure 41941DEST_PATH_IMAGE045
为反相器10 输入到输出的电压增益，即
Figure 606915DEST_PATH_IMAGE046
，
Figure 787360DEST_PATH_IMAGE047
为反相器10的输入跨导，
Figure 619925DEST_PATH_IMAGE048
为反相器10的输出阻抗。
由电容倍增电路的输入导纳的计算公式可知，当频率从低到高变化时，输入导纳也会产生变化，具体如下：
在
Figure 227624DEST_PATH_IMAGE020
时，
Figure 279893DEST_PATH_IMAGE021
，
在
Figure 998451DEST_PATH_IMAGE022
时，
Figure 452566DEST_PATH_IMAGE023
，
在
Figure 231166DEST_PATH_IMAGE024
时，
Figure 770732DEST_PATH_IMAGE025
，
其中，
Figure DEST_PATH_IMAGE049
为电容倍增电路的输入导纳的极点频率，
Figure 260357DEST_PATH_IMAGE027
为电容倍增电路的输入导纳的零点频率。由此可知，在频率从小于或等于极点频率、大于极点频率而小于或等于零点频率到大于零点频率这三个区间变化时，输入导纳也会产生相应变化。
上述的电容倍增电路的输入导纳的极点频率为：
Figure 568978DEST_PATH_IMAGE050
，
同时根据开关电容电路20的等效电阻
Figure DEST_PATH_IMAGE051
的计算公式可将极点频率公式变换得到：
Figure 987321DEST_PATH_IMAGE028
，
电容倍增电路的输入导纳的零点频率为：
Figure 748604DEST_PATH_IMAGE029
，
其中，
Figure 74543DEST_PATH_IMAGE040
为第一电容
Figure 237671DEST_PATH_IMAGE040
的电容值，
Figure 358074DEST_PATH_IMAGE052
为反相器10的输入跨导。
为了验证上述分析，对电容倍增电路的输入导纳的幅度和相位进行了Monte-Carlo仿真，如图6所示，可以看出仿真结果与上面分析完全吻合，在
Figure DEST_PATH_IMAGE053
以及
Figure 839608DEST_PATH_IMAGE054
，在这两个频率之间，电容倍增电路将第一电容
Figure 703659DEST_PATH_IMAGE040
放大了
Figure DEST_PATH_IMAGE055
倍。
由于本实施例中的开关电容电路20的等效电阻
Figure 190135DEST_PATH_IMAGE051
的电阻值可以很大，所以大大降低了极点频率
Figure 747019DEST_PATH_IMAGE049
的值，即拓展了电容倍增电路可应用频率的下限，同时避免了使用大电阻而占用的芯片面积。
另外，根据变换得到的极点频率
Figure 482894DEST_PATH_IMAGE049
的公式，极点频率
Figure 150635DEST_PATH_IMAGE049
与第二电容
Figure 521311DEST_PATH_IMAGE041
的开关频率
Figure 249096DEST_PATH_IMAGE044
成正比例，如有需要，我们可以很容易在数字电路对极点频率进行编程。另外，由于基于反相器的电压放大器的增益对工艺变化不敏感，如图6中的仿真结果所示，第一电容
Figure 472267DEST_PATH_IMAGE040
的放大倍数随工艺参数的变化也非常小。
其他实施例中还公开了一种芯片，包括上述的电容倍增电路。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种电容倍增电路，其特征在于，包括：
第一电容，具有第一端和第二端；
反相器，所述反相器的输入端与第一电容的第一端相连，所述反相器的输出端与第一电容的第二端相连，所述反相器用于放大第一电容两端的电压差；
开关电容电路，与反相器的输入端和输出端相连，所述开关电容电路用于防止反相器的输出电压饱和。
2.如权利要求1所述的电容倍增电路，其特征在于，所述反相器包括第一MOS管、第二MOS管和放大电路，所述第一MOS管和第二MOS管的栅极与输入端相连，所述放大电路与第一MOS管和第二MOS管的漏极以及输出端相连，所述第一MOS管的源极与电源电压相连，所述第二MOS管的源极与地相连。
3.如权利要求2所述的电容倍增电路，其特征在于，所述放大电路包括第三MOS管和第四MOS管，所述第三MOS管的源极与第一MOS管的漏极相连，所述第四MOS管的源极与第二MOS管的漏极相连，所述第三MOS管和第四MOS管的漏极相连且与输出端相连，所述第三MOS管和第四MOS管的栅极与偏置电压相连。
4.如权利要求1所述的电容倍增电路，其特征在于，所述开关电容电路包括第一开关、第二开关和第二电容；所述第一开关的第一端与反相器的输出端相连，所述第一开关的第二端与第二开关的第一端以及第二电容的第一端相连，所述第二开关的第二端与反相器的输入端相连，所述第二电容的第二端接地，所述第一开关和第二开关通过交替断开和闭合控制第二电容的充放电。
5.如权利要求4所述的电容倍增电路，其特征在于，所述第一开关和第二开关由非交叠时钟信号控制。
6.如权利要求4所述的电容倍增电路，其特征在于，所述开关电容电路的等效电阻为：
Figure 486829DEST_PATH_IMAGE001
，其中，
Figure 759678DEST_PATH_IMAGE002
为第一开关和第二开关的断开和闭合的频率，
Figure 691862DEST_PATH_IMAGE003
为第二电容的电容值。
7.如权利要求6所述的电容倍增电路，其特征在于，所述电容倍增电路的输入导纳为：
Figure 505098DEST_PATH_IMAGE004
，其中，
Figure 206337DEST_PATH_IMAGE005
为第一电容的电容值，
Figure 446826DEST_PATH_IMAGE006
为反相器的电压增益，
Figure 131885DEST_PATH_IMAGE007
，
Figure 981767DEST_PATH_IMAGE008
为反相器的输入跨导，
Figure 803093DEST_PATH_IMAGE009
为反相器的输出阻抗，
Figure 214482DEST_PATH_IMAGE010
为复频率域变量，即
Figure 121259DEST_PATH_IMAGE011
；
Figure 276296DEST_PATH_IMAGE012
是虚数符号，而
Figure 155391DEST_PATH_IMAGE013
是角频率变量；其中
Figure 534419DEST_PATH_IMAGE014
是圆周率，
Figure 928492DEST_PATH_IMAGE015
是频率变量。
8.如权利要求7所述的电容倍增电路，其特征在于，
在
Figure 120176DEST_PATH_IMAGE016
时，
Figure 916094DEST_PATH_IMAGE017
，
在
Figure 606969DEST_PATH_IMAGE018
时，
Figure 488338DEST_PATH_IMAGE019
，
在
Figure 985178DEST_PATH_IMAGE020
时，
Figure 635602DEST_PATH_IMAGE021
，
其中，
Figure 356434DEST_PATH_IMAGE022
为电容倍增电路的输入导纳的极点频率，
Figure 161316DEST_PATH_IMAGE023
为电容倍增电路的输入导纳的零点频率。
9.如权利要求6所述的电容倍增电路，其特征在于，所述电容倍增电路的输入导纳的极点频率为：
Figure 196269DEST_PATH_IMAGE024
，所述电容倍增电路的输入导纳的零点频率为：
Figure 966778DEST_PATH_IMAGE025
，其中，
Figure 61773DEST_PATH_IMAGE026
为的第一电容的电容值，
Figure 652155DEST_PATH_IMAGE027
为反相器的输入跨导。
10.一种芯片，其特征在于，包括如权利要求1~9任意一项所述的电容倍增电路。
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