CN114726677A - 一种星载混合网络架构处理模块及通信方法 - Google Patents

Abstract

本发明提出一种星载混合网络架构高性能处理模块及通信方法，包括若干个一级设备，每个一级设备连接若干个分系统设备，一级设备之间以时间触发以太网进行通信，一级设备与其分系统设备之间采用1553B总线或CAN总线进行通信；一级设备包括S698PM处理器。解决现有技术下多级总线带来的信息融合效能较低、系统结构复杂，总线通信带宽流水受限，以及嵌入式计算机的性能较低的问题。

Description

一种星载混合网络架构处理模块及通信方法

技术领域

本发明属于电子信息技术领域，涉及一种基于S698PM抗辐照多核处理器及时间触发以太网的星载一体化网络架构高性能处理模块及通信方法。

背景技术

在处理器应用方面，目前我国在研的星载计算机使用的处理器芯片，有70％以上的型谱选型、85％以上的在轨运行数量均使用SPARC架构处理器。基于SPARCV8架构的处理器最高主频100MHz。

近些年来，用户对星载计算机在轨实时数据处理的需求不断增长，同时载荷图像像素、雷达分辨率等指标的提高，要实时处理的数据量成几何级增长，当前处理器已无法满足系统需求，国产化多核高性能处理器的应用已迫在眉睫。

在总线应用方面，目前国内星载综合电子系统一般采取多层级总线架构，总线间通信协议不兼容、传输控制复杂。例如使用较多的1553B总线、CAN总线等均是基于事件触发的总线系统，通信速率低、时延大，且整个系统结构复杂、通信带宽受限、多总线信息融合效能低。急需一种高速率、强实时、标准化的总线设计技术。

面对民用空间基础设施建设以及新型重大项目中对星载综合电子系统性能提升的研制需求，需要加强平台管理和数据处理的综合应用能力，突破基于多核、国产化、抗辐照处理器的高性能计算技术，高速率、强实时、高稳定总线系统设计，大幅提升星载电子系统的信息处理能力、网络服务能力和综合保障能力，促进卫星综合电子系统往高性能、智能化、网络化发展。

发明内容

本发明提出一种星载混合网络架构处理模块及通信方法，旨在解决现有技术下多级总线带来的信息融合效能较低、系统结构复杂，总线通信带宽流水受限，以及嵌入式计算机的性能较低的问题。

本发明通过以下技术方案实现：

一种星载混合网络架构高性能处理模块，包括若干个一级设备，每个一级设备连接若干个分系统设备，一级设备之间以时间触发以太网进行通信，一级设备与其分系统设备之间采用1553B总线或CAN总线进行通信；一级设备包括S698PM处理器。

优选的，一级设备包括TTE端系统模块，一级设备之间通过TTE端系统模块实现时间触发以太网进行通信。

进一步的，TTE端系统模块包括TTE端系统控制器、时钟电路、配置器件FLASH、内存芯片DDR3和以太网PHY芯片；时钟电路、配置器件FLASH、内存芯片DDR3、以太网PHY芯片和复位电路均与TTE端系统控制器连接。

进一步的，TTE端系统模块与S698PM处理器采用EMIF接口连接。

进一步的，S698PM处理器的S698PM芯片上设置有以太网控制器；一级设备之间通过TTE端系统模块或以太网控制器实现时间触发以太网进行通信。

进一步的，一级设备包括时钟电路和FPGA；时钟电路与S698PM处理器连接，FPGA通过EMIF接口将S698PM处理器与TTE端系统模块连接。

优选的，S698PM处理器的S698PM芯片上设置有1553B总线控制器和/或CAN总线控制器，用于实现一级设备与其分系统设备之间的1553B总线或CAN总线通信。

优选的，S698PM处理器的S698PM芯片上设置有调试支持单元。

所述的星载混合网络架构高性能处理模块的通信方法，在一级设备之间以时间触发以太网作为分时网络进行通信，一级设备与其分系统设备之间采用1553B总线或CAN总线作为二级网络进行通信。

与现有技术相比，本发明具有如下的有益效果：

本发明为一体化混合网络架构下的面向星载嵌入式计算机的高性能处理模块，基于时间触发以太网+其他总线的混合网络架构，这种架构下传输采用统一的总线，各种总线协议不需要再进行转换，传输距离不受限制，可以将系统建立在一个从顶至下的时间触发模式下，有利于系统的统一或者分布式灵活控制；主干网络拓扑简单，各终端节点共享高速的总线网络，可以比较充分利用时间触发以太网的高速通信。同时考虑到参与通信的节点多，系统信息流的时间规划设计复杂因素，采用其他总线的混合网络，各分系统内部采用1553B总线或者CAN总线作为二级网络通信，可以有效减少终端节点数，有利于系统总体开展时间规划设计。基于时间触发以太网+其他总线的混合网络架构，具备网络拓扑易扩展、通信速率高、兼容时间触发和事件触发通信等一系列优势。采用的S698PM处理器为抗辐照、高性能、高可靠、高集成度、低功耗的多核并行处理器，专为高端嵌入式实时控制及复杂计算等应用而设计。

进一步的，采用TTE端系统模块，在提供高速数据传输速率的同时，支持时间触发和事件触发混合通信机制。

附图说明

图1为本发明基于时间触发以太网+其他总线的混合网络实例；

图2为本发明基于S698PM抗辐照多核处理器及时间触发以太网的星载通讯模块原理框图；

图3为本发明TTE端系统模块框图。

具体实施方式

为了进一步理解本发明，下面结合实施例对本发明进行描述，这些描述只是进一步解释本发明的特征和优点，并非用于限制本发明的权利要求。

围绕星载综合电子系统对于通信数据处理高速率、通信网络高带宽、低时延、一体化的需求，提出新型面向卫星应用的星载处理模块设计方法，为星载综合电子系统提供一体化的通信及数据处理解决方案。具体内容如下：

一、基于时间触发以太网+其他总线的混合网络系统架构设计

图1为基于时间触发以太网+其他总线的混合网络架构示意图，其中一级设备1～一级设备n为基于TTE时间触发的系统架构的设备，上述基于TTE时间触发的系统架构的一级设备采用时间触发以太网作为分时网络进行通信，其总线传输速率能够达到1Gbps。这种架构下传输采用统一的总线，各种总线协议不需要再进行转换，传输距离不受限制，可以将系统建立在一个从顶至下的时间触发模式下，有利于系统的统一或者分布式灵活控制。图中一级设备与各分系统设备1～分系统设备k采用1553B总线或者CAN总线作为二级网络进行通信，这样可以有效减少终端节点数。若干一级设备通过交换机实现信息交换，通过交换机的方式支持系统结构灵活扩展，形成了统一的卫星总线网络，具有系统信息高速处理和总线协议、接口高度融合的技术优势。

采用全时间触发以太网+其他网络的方案，优点是主干网络拓扑简单，各终端节点共享高速的总线网络，可以比较充分利用时间触发以太网的高速通信。同时考虑到参与通信的节点多，系统信息流的时间规划设计复杂因素，采用其他总线的混合网络，各分系统内部采用1553B总线或者CAN总线作为二级网络通信，可以有效减少终端节点数，有利于系统总体开展时间规划设计。基于时间触发以太网+其他总线的混合网络架构，具备网络拓扑易扩展、通信速率高、兼容时间触发和事件触发通信等一系列优势。

二、本发明着眼于在目前星载计算机和控制计算机主流应用，基于SPARC V7、V8架构处理器的技术继承性和延续性发展趋势、高性能、国产化等方面的需求趋势，提出了一种基于国产S698PM抗辐照多核处理器的星载混合网络架构高性能处理模块设计。

(1)S698PM抗辐照多核处理器

基于S698PM抗辐照多核处理器及时间触发以太网的星载混合网络架构高性能处理模块的原理框图如图2所示，即相对于图1中的设备1～设备n中的一个，其核心芯片是S698PM处理器。S698PM芯片是一款抗辐照、高性能、高可靠、高集成度、低功耗的多核并行处理器SOC芯片。S698PM兼容SPARC V8 LEON4处理器内核，采用对称多处理架构(SMP)，遵循SPARC V8标准，专为高端嵌入式实时控制及复杂计算等应用而设计。

S698PM芯片内部集成了丰富的片上外设，包括GPIO、UART、定时器、中断控制器、调试支持单元、存储器控制器、1M/10M的1553B总线控制器、CAN总线控制器、10M/100M以太网控制器、Space Wire总线节点控制器、CCSDS遥控遥测控制器、USB2.0主控器、SPI主控器、I2C主控器功能模块。

S698PM芯片内嵌在线调试支持单元(DSU)，用户可以通过JTAG、UART或以太网接口连接DSU来访问芯片的寄存器、存储器和外设，可以方便地进行软、硬件调试和开发。S698PM芯片采用SMP架构设计，支持多核并行处理机制，利用eCOS、VxWorks、Linux等实时嵌入式操作系统，用户可方便地实现嵌入式实时控制系统的高性能多核并行处理设计。S698PM芯片采用了TMR技术对芯片内部所有逻辑单元进行了三模冗余加固，采用EDAC技术对内部与外部存储器进行了检错纠错加固，提高芯片的抗辐照能力。

(2)处理器外部主要功能组件包括：提供处理器的各时钟信号的时钟电路，PROM、SRAM、Nor FLASH、DDR2存储器芯片，用于应用程序及通讯数据的存储。整板的电源转换电路给各个器件进行二次电源、三次电源转换，以及用于实现659总线接口控制、各种控制信号的处理及EMIF接口转换的FPGA。同时，S698PM处理器以EMIF接口与TTE端系统模块进行通信，TTE端系统模块实现TTE总线终端协议功能。

1)TTE端系统模块

TTE端系统模块中TTE端系统控制器以Xilinx公司ZYNQ系列的XC7Z045为核心，XC7Z045为Xilinx公司推出的基于Xilinx全可编程的可扩展处理平台(ExtensibleProcessing Platform，EPP)结构，该结构在单芯片内集成了基于具有丰富特性的双核ARMCortex-A9多核处理器的处理系统(Processing System，PS)和Xilinx可编程逻辑(Programmable Logic，PL)。TTE端系统控制器外围扩展时钟电路、配置器件FLASH、内存芯片DDR3、以太网PHY芯片、复位电路、电源芯片，完成TTE端系统ARM处理器最小系统支持以及TTE通信控制器IP的实现，以支持TTE端系统的时钟同步、时间触发以太网通信、标准以太网BE通信核心功能。TTE端系统模块与S698PM处理器接口采用EMIF接口形式，外部网络接口、S698PM处理器接口及电源接口通过接插件(8-1318491-6)引出。TTE端系统模块的功能总体框图如图3所示。

1-1)TTE端系统控制器

TTE端系统模块的主要功能为网络时钟同步算法的实现，时间触发以太网通信的数据链路层及网络协议栈的实现，标准以太网通信的实现，为了能够提高软件系统和数字电路系统的集成度，同时保证网络通信实时性可靠性。

TTE端系统控制器包含两个主要的部分，一个是软件部分，另外一个是数字逻辑电路部分。

软件部分包含ARM处理系统、Vxworks操作系统，以及基于Vxworks操作系统的驱动程序和两种网络数据的网络通信协议栈软件。

数字逻辑电路部分为TTE通信控制器IP，主要包含两个主要的子模块，AS6802网络时钟同步模块，时间触发以太网数据链路层控制模块。其功能是主要实现网络时钟同步功能SM状态机和SC状态机的控制，实现时间触发数据和事件触发数据的通信调度，以太网MAC层协议控制等。

1-2)PHY芯片

TTE端系统模块通过控制器内部集成MAC控制器外扩两路10/100/1000M自适应网口，两路网络为TTE网络冗余网口。PHY芯片用于实现TTE网路的物理层控制功能，选用集成4路RGMII/GMII接口的PHY芯片88E1145与TTE端系统控制器相连。

1-3)时钟电路

TTE端系统模块的时钟包括处理器时钟(TE端系统控制器，即XC7Z045)时钟，内存芯片用时钟和TTE通信控制器IP用时钟。处理器时钟采用单端时钟，内存芯片采用差分时钟。

1-4)内存芯片DDR3

TTE端系统模块控制器内部配置的内存控制器为32bit DDR3控制器，DDR3内存是Vxworks操作系统及相关软件的运行载体，同时也是软件协议栈处理网络数据时的数据缓存。

1-5)配置器件FLASH

Flash存储模块用于保存TTE端系统模块的固化配置数据文件，主要保存了两个数据内容，一个是TTE端系统控制器可编程逻辑的配置数据文件，另一个是ARM处理系统的配置数据和软件镜像。

1-6)电源芯片

TTE端系统模块的电源选用LINEAR的DCDC，该电源模块是一款每路输出可提供4A电流的四通道DCDC降压型稳压器。电源模块的作用是将TTE端系统模块输入的5V电源，转换产生ARM处理系统、控制器数字电路、内存芯片DDR3、PHY芯片电路电源。

1-7)复位电路

复位电路用户实现TTE端系统模块电路的上电复位时序控制和下电复位时序控制。

1-8)调试串口

调试串口用于实现ARM处理系统和Vxworks操作系统的软硬件调试。

1-9)S698PM处理器接口

TTE端系统模块与S698PM处理器接口采用EMIF接口形式，外部网络接口、S698PM处理器接口及电源接口通过接插件引出。

2)FPGA

FPGA使用XILINX公司的XC4VSX55，用于实现659总线接口控制、各种控制信号的处理及S698PM处理器与TTE端系统模块进行EMIF接口时序的转换。

3)内存芯片DDR2

基于S698PM抗辐照多核处理器及时间触发以太网的星载混合网络架构高性能处理模块配置的内存芯片DDR2选用西安微电子技术研究所的LS2D4G72UB3I1，容量256MB，内存芯片DDR2是Vxworks操作系统及相关软件的运行载体，存储部分网络数据的数据缓存。

4)存储器件NOR FLASH

NOR Flash选用S29GL256P，容量64MB，具备在线修改能力，用于存储程序文件。

5)内存芯片SRAM

SRAM选用IS61WV102416BLL，2MB*2，具备EDAC功能。

6)存储器件PROM

PROM选用2片AT28BV256-20SU，容量2*32KB，共计64KB，用于存储程序文件。

7)时钟电路

基于S698PM抗辐照多核处理器及时间触发以太网的星载混合网络架构高性能处理模块的时钟包括处理器时钟，1553B时钟和Space Wire时钟以及659总线时钟。

8)第一接口驱动电路

接口驱动电路用于FPGA的RS422总线接口以及LVDS接口驱动。

9)659接口电路

659接口电路包含659总线协议处理芯片、总线驱动器以及外扩的存储芯片，用于659总线控制。

10)复位电路

复位电路包含指令复位、上电复位及看门狗复位，为处理器及外围电路提供复位信号。

11)看门狗电路

看门狗电路是防止软件走飞和硬件故障的可靠性保证措施，看门狗溢出会产生狗咬复位。

12)电源转换电路

电源转换电路的作用是将系统输入的5V电源，转换产生处理器系统、FPGA电路、DDR2芯片、1553B、外围驱动等电路电源。

13)第二接口驱动电路

接口驱动电路用于处理器自带的UART、1553B总线控制器、CAN总线控制器、以太网控制器、Space Wire总线节点控制器接口驱动。

14)对外接插件

对外接插件提供星载混合网络架构高性能处理模块与其他功能单机通讯接口，包含1553B总线接口、LVDS接口、Space Wire总线接口、以太网接口以及遥测遥控接口。

S698PM处理器实现分时网络与二级网络间的数据交换。S698PM处理器程序根据挂接在其上的二级网络节点数量分配资源块。资源块是用于时间触发以太网的基础存储资源，当网络启动后，资源块的数据在分时网络上交互传输。在标准以太网BE通信中，资源块配合系统的调度器完成数据间交互。

数据在多种总线上传输，S698PM处理器节点使用了数据隧道技术以实现数据的快速转换并转发。资源块内的数据被层层封装后，可适用于以太网、CAN总线、1553B总线、659总线。通过协议层的计算，可直接获取到总线上需要发送或者接收的数据。数据在二级网络上以事件的方式触发调度，调度器获取事件后，均衡调度二级网络的总线，确保响应的实时性。

基于S698PM抗辐照多核处理器及时间触发以太网的星载通讯模块主要技术指标如下：

1)PROM：容量64KB；

2)NOR FLASH：容量64MB，具备在线修改能力；

3)SRAM：容量4MB，具备EDAC功能；

4)DDR2:容量256MB；

5)TTE接口对外通信速率：1Gbps；

6)SpaceWire接口通信速率：≥200Mbps；

7)659总线接口通信速率：30Mbps；

8)1553B总线对外接口通信速率：1Mbps；

9)具备看门狗功能，时间可调；

10)具备以太网对外调试接口；

11)TTE端系统通过EMIF接口实现TTE功能；

12)对外1553B总线接口速率：1Mbps。

本发明成功应用于“开放式综合电子系统体系架构及先进操作系统和总线技术”课题项目。对下一代卫星综合电子系统的高性能处理器、系统总线、高速存储等方面关键技术进行了研究和应用验证工作。为下一代卫星综合电子系统的型号应用进行关键技术储备，对核心器件进行应用验证。

Claims (9)

1.一种星载混合网络架构处理模块，其特征在于，包括若干个一级设备，每个一级设备连接若干个分系统设备，一级设备之间以时间触发以太网进行通信，一级设备与其分系统设备之间采用1553B总线或CAN总线进行通信；一级设备包括S698PM处理器。

2.根据权利要求1所述的星载混合网络架构处理模块，其特征在于，一级设备包括TTE端系统模块，一级设备之间通过TTE端系统模块实现时间触发以太网进行通信。

3.根据权利要求2所述的星载混合网络架构处理模块，其特征在于，TTE端系统模块包括TTE端系统控制器、时钟电路、配置器件FLASH、内存芯片DDR3和以太网PHY芯片；时钟电路、配置器件FLASH、内存芯片DDR3、以太网PHY芯片和复位电路均与TTE端系统控制器连接。

4.根据权利要求2所述的星载混合网络架构处理模块，其特征在于，TTE端系统模块与S698PM处理器采用EMIF接口连接。

5.根据权利要求2所述的星载混合网络架构处理模块，其特征在于，S698PM处理器的S698PM芯片上设置有以太网控制器；一级设备之间通过TTE端系统模块或以太网控制器实现时间触发以太网进行通信。

6.根据权利要求2所述的星载混合网络架构处理模块，其特征在于，一级设备包括时钟电路和FPGA；时钟电路与S698PM处理器连接，FPGA通过EMIF接口将S698PM处理器与TTE端系统模块连接。

7.根据权利要求1所述的星载混合网络架构处理模块，其特征在于，S698PM处理器的S698PM芯片上设置有1553B总线控制器和/或CAN总线控制器，用于实现一级设备与其分系统设备之间的1553B总线或CAN总线通信。

8.根据权利要求1所述的星载混合网络架构处理模块，其特征在于，S698PM处理器的S698PM芯片上设置有调试支持单元。

9.一种权利要求1-8任一项所述的星载混合网络架构处理模块的通信方法，其特征在于，在一级设备之间以时间触发以太网作为分时网络进行通信，一级设备与其分系统设备之间采用1553B总线或CAN总线作为二级网络进行通信。

Images