CN114724928A - 一种具有高厚度隔离层的复合衬底及其制备方法 - Google Patents

一种具有高厚度隔离层的复合衬底及其制备方法 Download PDF

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Abstract

本申请公开一种具有高厚度隔离层的复合衬底及其制备方法,属于半导体制备技术领域,包括:在衬底层上交替执行以下步骤至少两次,制备得到目标厚度的隔离层;其中,在衬底层上交替执行的步骤,包括:沉积第一硅层;将第一硅层全部氧化为二氧化硅,得到子隔离层;其中,隔离层的目标厚度为每次制备得到的子隔离层的厚度之和,每次制备得到的子隔离层的厚度均小于等于6μm,隔离层的目标厚度大于6μm。这样,通过多个厚度小于等于6μm的子隔离层,形成目标厚度大于6μm的隔离层,这样制备具有高厚度隔离层的复合衬底所需的时间,少于直接在衬底层上制备具有高厚度隔离层的复合衬底所需的时间,并且制备得到的隔离层致密、表面粗糙度低。

Description

一种具有高厚度隔离层的复合衬底及其制备方法
技术领域
本申请属于半导体制备技术领域,尤其涉及一种具有高厚度隔离层的复合衬底及其制备方法。
背景技术
在半导体工业中,通常使用硅材料作为衬底制作出各种半导体器件,但是,如果在硅衬底上直接制作半导体器件,半导体器件会与硅衬底电气耦合,进而导致较大的漏电流、高功耗和大的寄生电容。近年来发展出了一种新的半导体器件衬底,它由底层的硅衬底和二氧化硅隔离层组成,在二氧化硅隔离层上制备功能结构得到的半导体器件,可以利用二氧化硅隔离层隔断功能结构与底层衬底之间的电气耦合。
在二氧化硅隔离层上制备的功能结构可以拥有很好的光学性能、且价格低廉,是未来实现集成光学器件的一个极具潜力的应用方向。但是,这需要在硅衬底上制备高厚度的二氧化硅隔离层才能够消除硅衬底对波导结构性能的影响。
然而,现有的在硅衬底上制备二氧化硅隔离层的方法均不适用于制备高厚度的二氧化硅隔离层。例如,采用氧化法制备二氧化硅层时,由于二氧化硅层的氧化速率随氧化时间的增长而越来越低,因此,制备4.7μm厚度的二氧化硅层需要3天,制备6μm厚度的二氧化硅层需要5.5天,而制备10μm厚度的氧化硅层需要14-16天的时间;又例如,采用沉积法制备二氧化硅层,虽然时间上快,但是采用沉积法制备得到的氧化硅层结构疏松,性能不好。
发明内容
为解决现有的在硅衬底上制备二氧化硅隔离层的方法均不适用于制备高厚度的二氧化硅隔离层的问题,本申请提供一种具有高厚度隔离层的复合衬底及其制备方法。
第一方面,本申请提供一种具有高厚度隔离层的复合衬底的制备方法,包括:在衬底层上交替执行以下步骤至少两次,制备得到目标厚度的隔离层;其中,在所述衬底层上交替执行的步骤,包括:沉积第一硅层,所述第一硅层为多晶硅或非晶硅;将所述第一硅层全部氧化为二氧化硅,得到子隔离层;其中,隔离层的目标厚度为每次制备得到的子隔离层的厚度之和,每次制备得到的子隔离层的厚度均小于等于6μm,所述隔离层的目标厚度大于6μm。
在一种可实现方式中,如果所述衬底层采用硅,则在所述衬底层上沉积第一硅层之前,还包括:将所述衬底层部分氧化为二氧化硅,得到第一隔离层,所述第一隔离层的厚度小于等于6μm;其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第一隔离层的厚度之和。
在一种可实现方式中,在所述衬底层上沉积第一硅层之前,还包括:在衬底层上沉积第二硅层,所述第二硅层为多晶硅或非晶硅;将所述第二硅层部分氧化为二氧化硅,得到第二隔离层,所述第二隔离层的厚度等于小于6μm;其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第二隔离层的厚度之和。
在一种可实现方式中,在制备得到第一隔离层之后、在衬底层上沉积第一硅层之前,还包括:在所述第一隔离层上沉积第三硅层,所述第三硅层为多晶硅或非晶硅;将所述第三硅层部分氧化为二氧化硅,得到第三隔离层,所述第三隔离层的厚度小于等于6μm;其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第三隔离层的厚度之和。
在一种可实现方式中,将所述第一硅层全部氧化为二氧化硅的氧化温度为800℃-1100℃。
在一种可实现方式中,沉积第一硅层的温度为500℃-600℃,其中,所述第一硅层为多晶硅。
在一种可实现方式中,沉积第一硅层的温度为600-700℃,其中,所述第一硅层为非晶硅。
在一种可实现方式中,沉积第一硅层的沉积速率为3-13nm/min。
在一种可实现方式中,将所述衬底层部分氧化为二氧化硅的氧化温度为800℃-1100℃。
第二方面,本申请提供一种具有高厚度隔离层的复合衬底,所述具有高厚度隔离层的复合衬底采用如第一方面任一所述的一种具有高厚度隔离层的复合衬底的制备方法制备得到。
综上,本申请提供的具有高厚度隔离层的复合衬底及其制备方法的有益效果为:在衬底层制备多个厚度小于等于6μm的子隔离层,然后,通过多个厚度小于等于6μm的子隔离层,形成目标厚度大于6μm的隔离层,这样,制备具有高厚度隔离层的复合衬底所需的时间,少于直接在衬底层上制备具有高厚度隔离层的复合衬底所需的时间,并且制备得到的隔离层致密、表面粗糙度低。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1A为本申请实施例一提供的一种具有高厚度隔离层的复合衬底的制备方法的流程图;
图1B为本申请实施例一制备得到的一种具有高厚度隔离层的复合衬底的结构示意图;
图2A为本申请实施例二提供的一种具有高厚度隔离层的复合衬底的制备方法的流程图;
图2B为本申请实施例二制备得到的一种具有高厚度隔离层的复合衬底的结构示意图;
图3A为本申请实施例三提供的一种具有高厚度隔离层的复合衬底的制备方法的流程图;
图3B为本申请实施例三制备得到的一种具有高厚度隔离层的复合衬底的结构示意图;
图4A为本申请实施例四提供的一种具有高厚度隔离层的复合衬底的制备方法的流程图;
图4B为本申请实施例四制备得到的一种具有高厚度隔离层的复合衬底的结构示意图;
图5A为本申请实施例一制备得到的隔离层表面的显微镜图;
图5B为在衬底层上直接氧化制备得到的隔离层表面的显微镜图。
附图标记说明
100-衬底层,210-第一硅层,220-第二硅层,230-第三硅层,300-隔离层,310-子隔离层, 320-第一隔离层,330-第二隔离层,340-第三隔离层。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
为便于对本申请实施例提供的技术方案的理解,首先对氧化法制备二氧化硅中,二氧化硅的生长过程进行介绍。
二氧化硅的生长过程满足线性-抛物线模型,即二氧化硅的生长过程分为两个阶段:线性阶段和抛物线阶段。
当二氧化层厚度小于150埃时,对应线性阶段,线性阶段满足如下第一关系式(1):
tox=(B/A)×t 第一关系式(1)
其中,tox为二氧化硅层的厚度,B/A为线性速率系数,t为生长时间。
当二氧化层的厚度大于150埃时,对应抛物线阶段,抛物线阶段满足如下第二关系式(2):
tox=(Bt)1/2 第二关系式(2)
其中,tox为二氧化硅层的厚度,B为抛物线速率系数,t为生长时间。
由此可知,采用氧化法制备二氧化硅层时,二氧化硅层的氧化速率随氧化时间的增长而越来越低。举例说明,制备4.7μm厚度的二氧化硅层需要3天,制备6μm厚度的二氧化硅层需要5.5天,而制备10μm厚度的二氧化硅层需要14-16天的时间。因此,如果采用氧化法,在衬底上制备厚度超过6μm的二氧化硅隔离层,其所需的制备时间过长。
为解决上述问题,本申请实施例提供一种具有高厚度隔离层的复合衬底的制备方法,该制备方法既能缩短制备时间,又能够制备得到结构致密、性能优秀的具有高厚度二氧化硅隔离层的复合衬底。
下面结合附图对本申请实施例提供的具有高厚度隔离层的复合衬底的制备方法进行说明。
实施例一
如图1A所示,本申请实施例一提供的具有高厚度隔离层的复合衬底的制备方法,包括以下步骤:
步骤S11、在衬底层100上沉积第一硅层210,第一硅层210为多晶硅或非晶硅。
步骤S12、将第一硅层210全部氧化为二氧化硅,得到子隔离层310,子隔离层310的厚度小于等于6μm。
步骤S13、重复交替执行以上步骤S11和步骤S12,直至在衬底层100上制备出目标厚度的隔离层300,其中,隔离层300的目标厚度大于6μm,每次制备得到的子隔离层310均小于等于6μm。
也就是说,步骤S12后,在得到的子隔离层310上,再沉积一层多晶硅层或非晶硅层;然后,将多晶硅层或非晶硅层全部氧化,又得到一层子隔离层310。此时,隔离层300的厚度为两次制备得到的子隔离层310厚度之和。如果两次制备得到的子隔离层310厚度之和达到了隔离层300的目标厚度,则制备完成。如果两次制备得到的子隔离层310厚度之和并未达到了隔离层300的目标厚度,则在当前的结构基础之上,继续重复执行步骤S11至步骤S12,制备第2至第n个子隔离层310,直至所有子隔离层310的厚度之和达到了隔离层300的目标厚度,其中,n为大于等于2的正整数。
这样,如图1B所示,本申请实施例一制备得到的复合衬底,包括衬底层100,以及层叠在衬底层100上的目标厚度的隔离层300,其中,隔离层300由至少两个子隔离层310堆叠而成。
需要说明的是,本申请对沉积第一硅层210的方法不进行限定,例如,可以采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相沉积法、等离子体增强化学气相沉积法和高密度等离子体化学气相沉积法中任一种化学气相沉积法。其中,沉积多晶硅的温度为500℃-600℃,沉积非晶硅的温度为600-700℃,沉积速率可以为3-13nm/min。
还需要说明的是,本申请中氧化非晶硅和多晶硅的温度均可以为800℃-1100℃。
还需要说明的是,生长1μm厚的二氧化硅层约消耗0.44μm厚的多晶硅层或非晶硅层,因此,可以根据要制备的子隔离层310的厚度,确定需要沉积的多晶硅层或非晶硅层的厚度。其中,每个子隔离层310的厚度可以相同,也可以不同,本申请对此不进行限定。
本申请实施例一,在衬底层100上制备多个厚度小于等于6μm的子隔离层310,然后,通过多个厚度小于等于6μm的子隔离层310,形成目标厚度大于6μm的隔离层300,这样,制备具有高厚度隔离层的复合衬底所需的时间,少于直接在衬底层100上制备具有高厚度隔离层的复合衬底所需的时间。
在一具体例子中,先在1000℃下,在硅衬底上沉积厚度为2.5μm的多晶硅层/非晶硅层,沉积时间为9h;然后,在1100℃下,将厚度为2.5μm的多晶硅层/非晶硅全部氧化为二氧化硅,得到厚度为5.68μm二氧化硅层,其氧化的时间为120h。上述沉积多晶硅层/非晶硅后全部氧化的工艺步骤进行2次,最终在硅衬底上制备成厚度为11.36μm的二氧化硅层,该二氧化硅层为复合衬底的隔离层。最终,在硅衬底上制备厚度为11.36μm的隔离层,所需要的时间为10.75d。然而,在1000℃下,硅衬底上直接氧化制备厚度为11.36μm的二氧化硅层,所需要时时间为18d。由此可知,采用本申请实施例一提供的制备方法能够减少制备高厚度隔离层的复合衬底的时间。
实施例二
本申请对衬底层100的材料不进行限定,例如,衬底层100的材料可以为铌酸锂、钽酸锂、石英、硅、蓝宝石、碳化硅、SOI、金刚石、碳化硅、氮化硅、砷化镓或磷化铟等。当衬底层100的材料为硅时,还可以采用本申请实施例二提供的制备方法。
如图2A所示,本申请实施例二提供的具有高厚度隔离层的复合衬底的制备方法,包括以下步骤:
步骤S21、将衬底层100部分氧化为二氧化硅,得到第一隔离层320,第一隔离层320的厚度小于等于6μm。
步骤S22、在第一隔离层320上沉积第一硅层210,第一硅层210为多晶硅或非晶硅。
步骤S23、将第一硅层210全部氧化为二氧化硅,得到子隔离层310。
经过上述步骤S21至步骤S23后,在衬底层100上制备得到的隔离层300的厚度为第一隔离层320与子隔离层310的厚度之和。如果此时的隔离层300的厚度达到了隔离层300的目标厚度,则制备完成。如果此时的隔离层300的厚度并未达到了隔离层300的目标厚度,则在当前的结构基础之上,执行步骤S24,步骤S24为重复执行步骤S22至步骤S23,制备第2至第n个子隔离层310,直至所有子隔离层310与第一隔离层320的厚度之和达到了隔离层300的目标厚度,其中,n为大于等于2的正整数。
需要说明的是,将衬底层100部分氧化为二氧化硅的氧化温度可以为800℃-1100℃。
这样,如图2B所示,本申请实施例二制备得到的复合衬底,包括衬底层100,以及层叠在衬底层100上的目标厚度的隔离层300,其中,隔离层300由第一隔离层320和至少一个子隔离层310堆叠而成。
在一具体例子中,先在1000℃下,将硅衬底部分氧化为二氧化硅层,得到厚度为6μm的第一隔离层320,该氧化的时间为5.5d;然后,在600℃下,在第一隔离层320上沉积厚度为1.8μm的多晶硅层/非晶硅层,沉积时间为6.5h;最后,在1100℃下,将厚度为1.8μm的多晶硅层/非晶硅层全部氧化为二氧化硅层,得到厚度为4.1μm二氧化硅层,该氧化时间为70h,最终在衬底层上制备成厚度为10.1μm的二氧化硅层,该二氧化硅层为复合衬底的隔离层。最终在衬底层上制备成厚度为10.1μm的二氧化硅层,所需要的时间为8.69d。然而,在1000℃下,硅衬底上直接氧化制备厚度为10.1μm的二氧化硅层,所需要的时间为15d。由此可知,采用本申请实施例二提供的制备方法能够减少制备高厚度隔离层的复合衬底的时间。
在又一具体例子中,先在1000℃下,将硅衬底部分氧化为二氧化硅层,得到厚度为6μm的第一隔离层320,该氧化的时间为5.5d;然后,在600℃下,在第一隔离层320上沉积厚度为1.8μm的多晶硅层/非晶硅层,沉积时间为6.5h;再在1100℃下,将厚度为1.8μm的多晶硅层/非晶硅全部氧化为二氧化硅层,得到厚度为4.1μm二氧化硅层,该氧化时间为70h;最后,在二氧化硅层上在进行一次“沉积厚度为1.8μm的多晶硅层/非晶硅层,以及将多晶硅层/非晶硅层全部氧化为二氧化硅层”的步骤。最终在衬底层上制备成厚度为14.2μm的二氧化硅层,该二氧化硅层为复合衬底的隔离层。最终在衬底层上制备成厚度为14.2μm的二氧化硅层,所需要的时间为11.6d。然而,在1000℃下,硅衬底上直接氧化制备厚度为14.2μm的二氧化硅层,所需要时时间为22d。由此可知,采用本申请实施例二提供的制备方法能够减少制备高厚度隔离层的复合衬底的时间。
实施例三
本申请实施例三与上述实施例一基本相同,不同之处在于,第一次在衬底层100上沉积第一硅层210之前,本申请实施例三先在衬底层100上沉积一层多晶硅层或非晶硅层,并将多晶硅层或非晶硅层部分氧化为二氧化硅,得到第二隔离层330。为了将先在衬底层100上沉积一个多晶硅层或非晶硅层与第一硅层210区分,本申请实施例三中,将先在衬底层100上沉积一个多晶硅层或非晶硅层称为第二硅层220。
如图3A所示,本申请实施例三提供的具有高厚度隔离层的复合衬底的制备方法,包括以下步骤:
步骤S31、在衬底层100上沉积第二硅层220,第二硅层220为多晶硅或非晶硅。
步骤S32、将第二硅层220部分氧化为二氧化硅,得到第二隔离层330,第二隔离层330的厚度小于等于6μm。
步骤S33、在第二隔离层330上沉积第一硅层210,第一硅层210为多晶硅或非晶硅。
步骤S34、将第一硅层210全部氧化为二氧化硅,得到子隔离层310,子隔离层310的厚度小于6μm。
经过上述步骤S31至步骤S34后,在衬底层100上制备得到的隔离层300的厚度为第二隔离层330与子隔离层310的厚度之和。如果此时的隔离层300的厚度达到了隔离层300的目标厚度,则制备完成。如果此时的隔离层300的厚度并未达到了隔离层300的目标厚度,则在当前的结构基础之上,执行步骤S35,步骤S35为重复执行步骤S33至步骤S34,制备第2至第n个子隔离层310,直至所有子隔离层310与第二隔离层330的厚度之和达到了隔离层的目标厚度,其中,n为大于等于2的正整数。
这样,如图3B所示,本申请实施例三制备得到的复合衬底,包括衬底层100,以及依次层叠在衬底层100上的剩余的第二硅层220和目标厚度的隔离层300,其中,隔离层300由第二隔离层330和至少一个子隔离层310堆叠而成。
在一具体例子中,在1000℃下,在衬底层上沉积厚度为6.64μm的多晶硅层/非晶硅层,时间为24h,在1100℃下,将厚度为6.64μm的多晶硅层/非晶硅层部分氧化处理,仅将沉积的2.64μm的多晶硅层/非晶硅氧化成6μm的二氧化硅层,其氧化时间为5.5d;然后,在1000℃下,在二氧化硅层上沉积厚度为2.5μm的多晶硅层/非晶硅层,沉积时间为9h;然后,在1100℃下,将厚度为2.5μm的多晶硅层/非晶硅全部氧化为二氧化硅,得到厚度为5.68μm二氧化硅层,其氧化的时间为120h。最终在硅衬底上制备成厚度为11.68μm的二氧化硅层,该二氧化硅层为复合衬底的隔离层。最终,在硅衬底上制备厚度为11.68μm的隔离层,所需要的时间为11.875d。然而,在1000℃下,硅衬底上直接氧化制备厚度为11.68μm的二氧化硅层,所需要时时间为19d。由此可知,采用本申请实施例三提供的制备方法能够减少制备高厚度隔离层的复合衬底的时间。
实施例四
当衬底层100的材料为硅时,还可以采用本申请实施例四提供的制备方法。
本申请实施例四与实施例二基本相同,不同之处在于,在制备得到第一隔离层320之后、在衬底层100上沉积第一硅层210之前,本申请实施例四先在第一隔离层320上沉积一层多晶硅层或非晶硅层,并将多晶硅层或非晶硅层部分氧化为二氧化硅,得到第三隔离层340。为了将在第一隔离层320上沉积的多晶硅层或非晶硅层与第一硅层210、第二硅层220区分,本申请实施例四中,将先在第一隔离层320上沉积的多晶硅层或非晶硅层称为第三硅层230。
如图4A所示,本申请实施例四提供的具有高厚度隔离层的复合衬底的制备方法,包括以下步骤:
步骤S41、将衬底层100部分氧化为二氧化硅,得到第一隔离层320,第一隔离层320的厚度小于等于6μm。
步骤S42、在第一隔离层320上第三硅层230,所述第三硅层230为多晶硅或非晶硅。
步骤S43、将所述第三硅层230部分氧化为二氧化硅,得到第三隔离层340,所述第三隔离层340的厚度小于等于6μm。
步骤S44、在第三隔离层340上沉积第一硅层210,所述第一硅层210为多晶硅或非晶硅;
步骤S45、将所述第一硅层210全部氧化为二氧化硅,得到子隔离层310。
经过上述步骤S41至步骤S45后,在衬底层100上制备得到的隔离层300的厚度为第三隔离层340与子隔离层310的厚度之和。如果此时的隔离层300的厚度达到了隔离层300的目标厚度,则制备完成。如果此时的隔离层300的厚度并未达到了隔离层300的目标厚度,则在当前的结构基础之上,执行步骤S46,步骤S46为重复执行步骤S44至步骤S45,制备第2至第n个子隔离层310,直至所有子隔离层310与第三隔离层340的厚度之和达到了隔离层300的目标厚度,其中,n为大于等于2的正整数。
这样,如图4B所示,本申请实施例四制备得到的复合衬底,包括衬底层100,以及依次层叠在衬底层100上的第一隔离层320、剩余的第三硅层230和目标厚度的隔离层300,其中,隔离层300由第三个隔离层340和至少一个子隔离层310堆叠而成。
在一具体例子中,先在1000℃下,将硅衬底上部分氧化为二氧化硅层,得到厚度为6μm的第一隔离层,时间为5.5d;在1000℃下,在第一隔离层上沉积厚度为6.64μm的多晶硅层/非晶硅层,时间为24h,在1100℃下,将厚度为6.64μm的多晶硅层/非晶硅层部分氧化处理,仅将沉积的2.64μm的多晶硅层/非晶硅氧化成6μm的二氧化硅层,得到第三隔离层,其氧化时间为5.5d;在600℃下,在第三隔离层上沉积厚度为1.8μm的多晶硅层/非晶硅层,沉积时间为6.5h;再在1100℃下,将厚度为1.8μm的多晶硅层/非晶硅全部氧化为二氧化硅层,得到厚度为4.1μm子隔离层,该氧化时间为70h;最后,得到的隔离层包括第三隔离层(厚度为6μm)与子隔离层(厚度为4.1μm),即二氧化硅隔离层的厚度为10.1μm,制备二氧化硅隔离层的时间为8.69d。然而,在1000℃下,直接采用氧化法制备厚度为10.1μm的二氧化硅层,所需要时时间为15d。由此可知,采用本申请实施例四提供的制备方法能够减少制备高厚度隔离层的复合衬底的时间。
还需要说明的是,采用本申请任一实施例提供的制备方法制备得到的复合衬底中隔离层300的致密、表面粗糙度低。以下仅以实施例一制备得到的隔离层的致密性、表面粗糙度进行示例性说明。
图5A为本申请实施例一制备得到的隔离层表面的显微镜图,图5B为在衬底层上直接氧化制备得到的隔离层表面的显微镜图,其中,图5B中隔离层的厚度与图5A中隔离层的厚度相同。如图5A和图5B所示,图5A中隔离层的表面平整,而图5B中隔离层的表面具有明显不平整的纹路。
进一步对图5A和图5B中隔离层进行AFM(原子力显微镜)测试,测试结果显示图5A中隔离层表面的Ra值为0.162nm,图5B中隔离层表面的Ra值为0.419nm。其中,Ra值用于表面材料表面的粗糙度,Ra值越低,表示表面粗糙度越小,由此可知,图5A中隔离层表面的粗糙度要优于图5B中隔离层表面的粗糙度。
本说明书中各个实施例之间相同相似的部分互相参见即可。
在本发明的说明书和权利要求书及上述附图中的描述的一些流程中,包含了按照特定顺序出现的多个操作,但是应该清楚了解,这些操作可以不按照其在本文中出现的顺序来执行或并行执行,操作的序号如S11、S12等,仅仅是用于区分开各个不同的操作,序号本身不代表任何的执行顺序。另外,这些流程可以包括更多或更少的操作,并且这些操作可以按顺序执行或并行执行。
此外,本申请可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。
还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含。
以上结合具体实施方式和范例性实例对本申请进行了详细说明,不过这些说明并不能理解为对本申请的限制。本领域技术人员理解,在不偏离本申请精神和范围的情况下,可以对本申请技术方案及其实施方式进行多种等价替换、修饰或改进,这些均落入本申请的范围内。本申请的保护范围以所附权利要求为准。

Claims (10)

1.一种具有高厚度隔离层的复合衬底的制备方法,其特征在于,包括:
在衬底层上交替执行以下步骤至少两次,制备得到目标厚度的隔离层;
其中,在所述衬底层上交替执行的步骤,包括:
沉积第一硅层,所述第一硅层为多晶硅或非晶硅;
将所述第一硅层全部氧化为二氧化硅,得到子隔离层;
其中,隔离层的目标厚度为每次制备得到的子隔离层的厚度之和,每次制备得到的子隔离层的厚度均小于等于6μm,所述隔离层的目标厚度大于6μm。
2.根据权利要求1所述的制备方法,其特征在于,如果所述衬底层采用硅,则在所述衬底层上沉积第一硅层之前,还包括:
将所述衬底层部分氧化为二氧化硅,得到第一隔离层,所述第一隔离层的厚度小于等于6μm;
其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第一隔离层的厚度之和。
3.根据权利要求1所述的制备方法,其特征在于,在所述衬底层上沉积第一硅层之前,还包括:
在衬底层上沉积第二硅层,所述第二硅层为多晶硅或非晶硅;
将所述第二硅层部分氧化为二氧化硅,得到第二隔离层,所述第二隔离层的厚度等于小于6μm;
其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第二隔离层的厚度之和。
4.根据权利要求2所述的制备方法,其特征在于,在制备得到第一隔离层之后、在衬底层上沉积第一硅层之前,还包括:
在所述第一隔离层上沉积第三硅层,所述第三硅层为多晶硅或非晶硅;
将所述第三硅层部分氧化为二氧化硅,得到第三隔离层,所述第三隔离层的厚度小于等于6μm;
其中,所述隔离层的目标厚度为每次制备得到的子隔离层的厚度与所述第三隔离层的厚度之和。
5.根据权利要求1所述的制备方法,其特征在于,将所述第一硅层全部氧化为二氧化硅的氧化温度为800℃-1100℃。
6.根据权利要求1所述的制备方法,其特征在于,沉积第一硅层的温度为500℃-600℃,其中,所述第一硅层为多晶硅。
7.根据权利要求1所述的制备方法,其特征在于,沉积第一硅层的温度为600-700℃,其中,所述第一硅层为非晶硅。
8.根据权利要求1所述的制备方法,其特征在于,沉积第一硅层的沉积速率为3-13nm/min。
9.根据权利要求2所述的制备方法,其特征在于,将所述衬底层部分氧化为二氧化硅的氧化温度为800℃-1100℃。
10.一种具有高厚度隔离层的复合衬底,其特征在于,所述具有高厚度隔离层的复合衬底采用如权利要求1-9任一所述的一种具有高厚度隔离层的复合衬底的制备方法制备得到。
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Citations (3)

* Cited by examiner, † Cited by third party
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US4604304A (en) * 1985-07-03 1986-08-05 Rca Corporation Process of producing thick layers of silicon dioxide
US20040058080A1 (en) * 2001-12-06 2004-03-25 Masahiro Kawasaki Method for creating silicon dioxide film
CN108336084A (zh) * 2018-02-28 2018-07-27 电子科技大学 高压隔离层及其制备方法和应用

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604304A (en) * 1985-07-03 1986-08-05 Rca Corporation Process of producing thick layers of silicon dioxide
US20040058080A1 (en) * 2001-12-06 2004-03-25 Masahiro Kawasaki Method for creating silicon dioxide film
CN108336084A (zh) * 2018-02-28 2018-07-27 电子科技大学 高压隔离层及其制备方法和应用

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