CN114721985A - 一种基于fpga的证券信息高速处理系统、方法及存储介质 - Google Patents

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Abstract

本申请公开了一种基于FPGA的证券信息高速处理系统、方法及存储介质，用以解决如下技术问题：如何实现高速处理证券信息。系统包括：硬件板卡；硬件板卡包括PCB板、FPGA芯片与外围电子器件，FPGA芯片与外围电子器件设置于PCB板上；FPGA芯片由若干不同功能的应用工程模块组成，用于接收证券信息中央交换机发送的原始证券信息、对原始证券信息进行处理以及将证券信息处理结果发送至PC端进行展示。本申请通过合理的应用FPGA芯片的高速数据处理能力，通过硬件实现对证券信息处理，极大的提高了信号解码和处理传输速率，解决了传统证券行业存在的软件信息处理速率低下以及证券交易实时变化数据处理滞后的问题。

Description

一种基于FPGA的证券信息高速处理系统、方法及存储介质
技术领域
本申请涉及FPGA应用技术领域，尤其涉及一种基于FPGA的证券信息高速处理系统、方法及存储介质。
背景技术
当前，金融行业体系逐渐成型，金融科技信息化浪潮蓬勃兴起，越来越多的人投身于证券交易领域，庞大的用户群体和交易流量也为现有的证券交易行业带来了挑战。作为证券交易的重要组成部分，证券信息高速处理一直都备受相关领域研究者关注。
传统的证券信息处理往往通过软件实现，然而计算机软件处理方式在证券信息处理速度方面具有难以突破的狭隘性，在“全民证券”这一社会背景下，由于证券信息处理速率低下，实时变化的证券数据势必会引发信息获取滞后，严重影响到用户证券交易体验。因此，如何实现高速处理证券信息成为亟待解决的技术问题。
发明内容
本申请实施例提供了一种基于FPGA的证券信息高速处理系统、方法及存储介质，用以解决如下技术问题：如何实现高速处理证券信息。
第一方面，本申请实施例提供了一种基于FPGA的证券信息高速处理系统，其特征在于，系统包括：硬件板卡；硬件板卡包括PCB板、FPGA芯片与外围电子器件，FPGA芯片与外围电子器件设置于PCB板上；FPGA芯片由若干不同功能的应用工程模块组成，用于接收证券信息中央交换机发送的原始证券信息、对原始证券信息进行处理以及将证券信息处理结果发送至PC端进行展示。
在本申请的一种实现方式中，FPGA芯片包括：数据接收模块、数据仲裁模块、证券消息解码模块、Fast数据切分模块、Fast数据并串转换模块、Fast数据解码模块、PCIe转换模块、数据发送模块。
在本申请的一种实现方式中，外围电子器件包括：网口、DDR4存储器、PCIe输出端口；其中，网口用于证券信息高速处理系统与证券信息中央交换机通过网线建立通信连接，DDR4存储器用于存储不同类型证券信息对应的解码仲裁信息，PCIe输出端口用于证券信息高速处理系统与PC端通过PCI-E总线建立通信连接。
在本申请的一种实现方式中，数据接收模块用于接收证券信息中央交换机发送的原始证券信息，并将原始证券信息发送至数据仲裁模块；数据仲裁模块用于判断输入的原始证券信息的格式是否正确，并在确定格式正确的情况下将原始证券信息发送至证券消息解码模块；证券消息解码模块用于将输入的原始证券信息解码为64位并行Fast证券消息数据，并将64位并行Fast证券消息数据发送至Fast数据切分模块；Fast数据切分模块用于将输入的64位并行Fast证券消息数据拆分为连续的8位Fast证券数据，并将8位Fast证券数据发送至Fast数据并串转换模块；Fast数据并串转换模块用于将输入的8位Fast数据转换为连续串行数据，并将连续串行数据发送至Fast数据解码模块；Fast数据解码模块用于确定连续串行数据的数据类型，并基于连续串行数据的数据类型读取DDR4存储器中对应的解码仲裁信息，以对连续串行数据进行解码，获得解码结果；PCIe转换模块用于将Fast数据解码模块发送的解码结果转换为PCIe格式；数据发送模块用于将PCIe格式的解码结果发送至PC端。
在本申请的一种实现方式中，外围电子器件还包括：电源接口、电源芯片、时钟芯片；其中，电源接口用于为硬件板卡进行供电，电源芯片用于控制硬件板卡的供电，时钟芯片用于控制各种信号的持续时间。
第二方面，本申请实施例还提供了一种基于FPGA的证券信息高速处理方法，其特征在于，应用于证券信息高速处理系统，方法包括：接收证券信息中央交换机发送的原始证券信息，并判断输入的原始证券信息的格式是否正确；在确定原始证券信息的格式正确的情况下，对原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；对8位Fast数据转换进行转换，以获得连续串行数据，并基于连续串行数据的数据类型确定对应的解码仲裁信息；对连续串行数据进行解码，以获得解码结果，并将解码结果发送至PC端。
在本申请的一种实现方式中，在接收证券信息中央交换机发送的原始证券信息之前，方法还包括：在PC端安装上位机软件，并基于上位机软件运行对应的证券信息高速处理工程，以获得bit文件；将bit文件通过JTAG数据线，烧写至FPGA芯片中。
在本申请的一种实现方式中，判断输入的原始证券信息的格式是否正确，具体包括：基于预设的证券信息格式，对原始证券信息进行匹配，以完成第一次格式判断；在第一次判断确定原始证券信息的格式不正确的情况下，基于预设的证券信息格式，对原始证券信息进行再次匹配，以完成第二次格式判断；在第二次判断确定原始证券信息的格式不正确的情况下，生成原始证券信息格式错误信息，并将错误信息发送至PC端。
在本申请的一种实现方式中，在对连续串行数据进行解码，以获得解码结果之后，方法还包括：基于预设的PCIe格式转换规则，将解码结果转换为PCIe格式。
第三方面，本申请实施例还提供了一种基于FPGA的证券信息高速处理的非易失性计算机存储介质，存储有计算机可执行指令，其特征在于，计算机可执行指令设置为：接收证券信息中央交换机发送的原始证券信息，并判断输入的原始证券信息的格式是否正确；在确定原始证券信息的格式正确的情况下，对原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；对8位Fast数据转换进行转换，以获得连续串行数据，并基于连续串行数据的数据类型确定对应的解码仲裁信息；对连续串行数据进行解码，以获得解码结果，并将解码结果发送至PC端。
本申请实施例提供的一种基于FPGA的证券信息高速处理系统、方法及存储介质，针对传统证券行业存在的软件信息处理速率低下以及证券交易实时变化数据处理滞后问题，合理的应用了FPGA芯片的高速数据处理能力，通过硬件实现对证券信息处理。该系统通过将输入的原始证券信息进行高速转换，并根据不同证券类型进行解码，最后将证券信息处理结果发送至PC端。本申请采用的FPGA芯片信号解码和处理传输速率更高，基于FPGA的证券信息高速处理系统传输时延仅为传统软件处理方式的千分之一，证券信息高速处理周期更是低至纳秒级别。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例提供的一种基于FPGA的证券信息高速处理系统结构示意图；
图2为本申请实施例提供的一种证券信息高速处理系统FPGA芯片模块组成结构示意图；
图3为本申请实施例提供的一种基于FPGA的证券信息高速处理方法流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种基于FPGA的证券信息高速处理系统、方法及存储介质，用以解决如下技术问题：如何实现高速处理证券信息。
下面通过附图对本申请实施例提出的技术方案进行详细的说明。
图1为本申请实施例提供的一种基于FPGA的证券信息高速处理系统结构示意图。如图1所示，本申请实施例提供的一种基于FPGA的证券信息高速处理系统包括：硬件板卡。其中，硬件板卡包括PCB板、FPGA芯片与外围电子器件。
在本申请的一个实施例中，FPGA芯片与外围电子器件设置于PCB板上。可以理解的是，FPGA芯片与外围电子器件通过PCB板上的印刷线路实现连接。
如图1所示，证券信息高速处理系统与证券信息中央交换机，以及与PC端连接。
在本申请的一个实施例中，FPGA芯片由若干不同功能的应用工程模块组成，用于接收证券信息中央交换机发送的原始证券信息、对原始证券信息进行处理以及将证券信息处理结果发送至PC端进行展示。
图2为本申请实施例提供的一种证券信息高速处理系统FPGA芯片模块组成结构示意图，如图2所示，FPGA芯片包括：数据接收模块201、数据仲裁模块202、证券消息解码模块203、Fast数据切分模块204、Fast数据并串转换模块205、Fast数据解码模块206、PCIe转换模块207、数据发送模块208。
在本申请的一个实施例中，外围电子器件包括：网口、DDR4存储器、PCIe输出端口；其中，网口用于证券信息高速处理系统与证券信息中央交换机通过网线建立通信连接，DDR4存储器用于存储不同类型证券信息对应的解码仲裁信息，PCIe输出端口用于证券信息高速处理系统与PC端通过PCI-E总线建立通信连接。
在本申请的一个实施例中，数据接收模块201用于接收证券信息中央交换机发送的原始证券信息，并将原始证券信息发送至数据仲裁模块202；数据仲裁模块202用于判断输入的原始证券信息的格式是否正确，并在确定格式正确的情况下将原始证券信息发送至证券消息解码模块203；证券消息解码模块203用于将输入的原始证券信息解码为64位并行Fast证券消息数据，并将64位并行Fast证券消息数据发送至Fast数据切分模块204；Fast数据切分模块204用于将输入的64位并行Fast证券消息数据拆分为连续的8位Fast证券数据，并将8位Fast证券数据发送至Fast数据并串转换模块205；Fast数据并串转换模块205用于将输入的8位Fast数据转换为连续串行数据，并将连续串行数据发送至Fast数据解码模块206；Fast数据解码模块206用于确定连续串行数据的数据类型，并基于连续串行数据的数据类型读取DDR4存储器中对应的解码仲裁信息，以对连续串行数据进行解码，获得解码结果；PCIe转换模块207用于将Fast数据解码模块206发送的解码结果转换为PCIe格式；数据发送模块208用于将PCIe格式的解码结果发送至PC端。
还需要说明的是，本申请实施例中的，外围电子器件还包括：电源接口、电源芯片、时钟芯片、外设接口和必要的电阻电容等。其中，电源接口用于为硬件板卡进行供电，电源芯片用于控制硬件板卡的供电，时钟芯片用于控制各种信号的持续时间。
基于同样的发明构思，本申请实施例还提供了一种基于FPGA的证券信息高速处理方法，其方法流程如图3所示。
图3为本申请实施例提供的一种基于FPGA的证券信息高速处理方法流程图内部结构示意图。如图3所示，本申请实施例提供的一种基于FPGA的证券信息高速处理方法，具体包括以下步骤：
步骤101、接收证券信息中央交换机发送的原始证券信息，并判断输入的原始证券信息的格式是否正确。
在本申请的一个实施例中，在接收证券信息中央交换机发送的原始证券信息之前，还包括：在PC端安装上位机软件，并基于上位机软件运行对应的证券信息高速处理工程，以获得bit文件；将bit文件通过JTAG数据线，烧写至FPGA芯片中。
在本申请的一个实施例中，判断输入的原始证券信息的格式是否正确，具体包括：基于预设的证券信息格式，对原始证券信息进行匹配，以完成第一次格式判断；在第一次判断确定原始证券信息的格式不正确的情况下，基于预设的证券信息格式，对原始证券信息进行再次匹配，以完成第二次格式判断；在第二次判断确定原始证券信息的格式不正确的情况下，生成原始证券信息格式错误信息，并将错误信息发送至PC端。
步骤102、在确定原始证券信息的格式正确的情况下，对原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将64位并行Fast证券消息数据拆分为连续的8位Fast证券数据。
步骤103、对8位Fast数据转换进行转换，以获得连续串行数据，并基于连续串行数据的数据类型确定对应的解码仲裁信息。
步骤104、对连续串行数据进行解码，以获得解码结果，并将解码结果发送至PC端。
在本申请的一种实现方式中，在对连续串行数据进行解码，以获得解码结果之后，还包括：基于预设的PCIe格式转换规则，将解码结果转换为PCIe格式。
本申请的一些实施例提供的对应于图1的一种基于FPGA的证券信息高速处理的非易失性计算机存储介质，存储有计算机可执行指令，计算机可执行指令设置为：
接收证券信息中央交换机发送的原始证券信息，并判断输入的原始证券信息的格式是否正确；
在确定原始证券信息的格式正确的情况下，对原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；
对8位Fast数据转换进行转换，以获得连续串行数据，并基于连续串行数据的数据类型确定对应的解码仲裁信息；
对连续串行数据进行解码，以获得解码结果，并将解码结果发送至PC端。
本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于物联网设备和介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
本申请实施例提供的系统和介质与方法是一一对应的，因此，系统和介质也具有与其对应的方法类似的有益技术效果，由于上面已经对方法的有益技术效果进行了详细说明，因此，这里不再赘述系统和介质的有益技术效果。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种基于FPGA的证券信息高速处理系统，其特征在于，所述系统包括：硬件板卡；
所述硬件板卡包括PCB板、FPGA芯片与外围电子器件，所述FPGA芯片与所述外围电子器件设置于所述PCB板上；
所述FPGA芯片由若干不同功能的应用工程模块组成，用于接收证券信息中央交换机发送的原始证券信息、对所述原始证券信息进行处理以及将证券信息处理结果发送至PC端进行展示。
2.根据权利要求1所述的一种基于FPGA的证券信息高速处理系统，其特征在于，
所述FPGA芯片包括：数据接收模块、数据仲裁模块、证券消息解码模块、Fast数据切分模块、Fast数据并串转换模块、Fast数据解码模块、PCIe转换模块、数据发送模块。
3.根据权利要求2所述的一种基于FPGA的证券信息高速处理系统，其特征在于，
所述外围电子器件包括：网口、DDR4存储器、PCIe输出端口；
其中，所述网口用于所述证券信息高速处理系统与所述证券信息中央交换机通过网线建立通信连接，所述DDR4存储器用于存储不同类型证券信息对应的解码仲裁信息，所述PCIe输出端口用于所述证券信息高速处理系统与所述PC端通过PCI-E总线建立通信连接。
4.根据权利要求3所述的一种基于FPGA的证券信息高速处理系统，其特征在于，
所述数据接收模块用于接收所述证券信息中央交换机发送的所述原始证券信息，并将所述原始证券信息发送至所述数据仲裁模块；
所述数据仲裁模块用于判断输入的所述原始证券信息的格式是否正确，并在确定格式正确的情况下将所述原始证券信息发送至所述证券消息解码模块；
所述证券消息解码模块用于将输入的所述原始证券信息解码为64位并行Fast证券消息数据，并将所述64位并行Fast证券消息数据发送至所述Fast数据切分模块；
所述Fast数据切分模块用于将输入的所述64位并行Fast证券消息数据拆分为连续的8位Fast证券数据，并将所述8位Fast证券数据发送至所述Fast数据并串转换模块；
所述Fast数据并串转换模块用于将输入的8位Fast数据转换为连续串行数据，并将所述连续串行数据发送至所述Fast数据解码模块；
所述Fast数据解码模块用于确定所述连续串行数据的数据类型，并基于所述连续串行数据的数据类型读取所述DDR4存储器中对应的解码仲裁信息，以对所述连续串行数据进行解码，获得解码结果；
所述PCIe转换模块用于将所述Fast数据解码模块发送的解码结果转换为PCIe格式；
所述数据发送模块用于将所述PCIe格式的解码结果发送至PC端。
5.根据权利要求3所述的一种基于FPGA的证券信息高速处理系统，其特征在于，
所述外围电子器件还包括：电源接口、电源芯片、时钟芯片；
其中，所述电源接口用于为所述硬件板卡进行供电，所述电源芯片用于控制所述硬件板卡的供电，所述时钟芯片用于控制各种信号的持续时间。
6.一种基于FPGA的证券信息高速处理方法，其特征在于，应用于所述证券信息高速处理系统，所述方法包括：
接收所述证券信息中央交换机发送的所述原始证券信息，并判断输入的所述原始证券信息的格式是否正确；
在确定所述原始证券信息的格式正确的情况下，对所述原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将所述64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；
对所述8位Fast数据转换进行转换，以获得连续串行数据，并基于所述连续串行数据的数据类型确定对应的解码仲裁信息；
对所述连续串行数据进行解码，以获得解码结果，并将所述解码结果发送至PC端。
7.根据权利要求6所述的一种基于FPGA的证券信息高速处理方法，其特征在于，在接收所述证券信息中央交换机发送的所述原始证券信息之前，所述方法还包括：
在所述PC端安装上位机软件，并基于所述上位机软件运行对应的证券信息高速处理工程，以获得bit文件；
将所述bit文件通过JTAG数据线，烧写至FPGA芯片中。
8.根据权利要求6所述的一种基于FPGA的证券信息高速处理方法，其特征在于，判断输入的所述原始证券信息的格式是否正确，具体包括：
基于预设的证券信息格式，对所述原始证券信息进行匹配，以完成第一次格式判断；
在第一次判断确定所述原始证券信息的格式不正确的情况下，基于预设的证券信息格式，对所述原始证券信息进行再次匹配，以完成第二次格式判断；
在第二次判断确定所述原始证券信息的格式不正确的情况下，生成原始证券信息格式错误信息，并将所述错误信息发送至所述PC端。
9.根据权利要求6所述的一种基于FPGA的证券信息高速处理方法，其特征在于，在对所述连续串行数据进行解码，以获得解码结果之后，所述方法还包括：
基于预设的PCIe格式转换规则，将所述解码结果转换为PCIe格式。
10.一种基于FPGA的证券信息高速处理的非易失性计算机存储介质，存储有计算机可执行指令，其特征在于，所述计算机可执行指令设置为：
接收所述证券信息中央交换机发送的所述原始证券信息，并判断输入的所述原始证券信息的格式是否正确；
在确定所述原始证券信息的格式正确的情况下，对所述原始证券信息进行解码，以获得64位并行Fast证券消息数据，并将所述64位并行Fast证券消息数据拆分为连续的8位Fast证券数据；
对所述8位Fast数据转换进行转换，以获得连续串行数据，并基于所述连续串行数据的数据类型确定对应的解码仲裁信息；
对所述连续串行数据进行解码，以获得解码结果，并将所述解码结果发送至PC端。
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