CN114721899A - 一种可变时钟频率检测电路及其工作方法 - Google Patents
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Abstract
一种可变时钟频率检测电路及工作方法，本发明通过增加对分频时钟高低电平采样计数比较、最大容错度的参数设置，解决了单次检测周期内变频的漏检以及由工艺问题如参考时钟抖动造成的误判问题，极大程度地提高了SOC芯片时钟系统的安全性与可靠性。本发明考虑到实际应用问题如工艺问题或外部攻击方式的不同，减少了数字时钟频率检测系统出现漏判误判的问题，提高了系统的安全性和可靠性。通过增加变频报警，在一定程度上提高了频率检测系统的安全性，同时引入了最大容错的概念，降低了由于参考时钟的抖动造成的误判出现概率。
Description
技术领域
本发明公开一种可变时钟频率检测电路及其工作方法，属于安全芯片时钟系统防护的技术领域。
背景技术
不同的SOC芯片的正常工作是基于时钟的规律有序进行的，时钟信号发生抖动，偏斜，占空比变化或者频率异常改变时，SOC芯片有可能会出现异常的功能性问题或者直接失效。因此安全类芯片尤其注重时钟系统的安全防护，确保时钟系统的正常行为是保证芯片功能性能正常的基石。
基于上述对现有技术的描述，本领域公开了以下专利文献：
中国专利文献CN103647552A公开了一种时钟频率检测电路，由模拟频率检测模块和数字频率检测模块组成，模拟频率检测模块提供受工艺影响偏差的频率检测，数字频率检测模块在模拟频率检测模块频率检测的基础上进一步提高频率检测精度，实现更高精度的频率检测。此频率检测电路的频率检测精度不依赖于工艺偏差而主要依赖于基准时钟的频率精。本专利文献中是将模拟检测和数字检测对比以提高检测精度，但由于模拟电路的面积是比较大，也增加了电路成本。
中国专利文献CN110887992A公开一种时钟频率检测电路，待测时钟通过分频单元1,分频后经过同步单元同步到高频单元分频后的时钟域；其次，经过上升沿产生单元得到脉冲信号；然后,将高频时钟单元产生的高频时钟经过分频单元2得到标尺时钟,经过标尺计数单元计数，储存到计数值存储单元；最后计数值单元存储的标尺计数值分别与期望值对比，分别将结果输出。本专利文献只有数字电路检测且带有时钟停止和变频报警。
结合现有技术，SOC系统的时钟一般包括两部分：内部时钟和外部时钟。内部的时钟一般是有内部oscillator产生，经过内部锁相环电路产生高频时钟，然后分给各个clockdomain；而外部时钟一般是通信时钟或者外部晶振。一般认为内部时钟被攻击的概率较小可忽略，即内部时钟的安全性高，可靠，因此只需要对外部时钟进行监测即可确保SOC芯片时钟系统的安全性。一般的数字频率检测原理图如附图1所示，基本的频率检测过程如下：
首先，对外部时钟进行分频，并且将分频后的信号同步到参考时钟域下；
然后用参考时钟对齐采样计数，在每个检测周期的末尾将计数值与设置的参数(高频阈值、低频阈值)进行比较，发出相应的高频报警和低频报警。
按照如上的流程实现“完美地”进行频率检测报警，但在实际实现过程中依然存在以下技术问题：
1、由于所用的参考时钟是内部时钟，频率有限，因此检测的频率范围是受限的，同时加上同步过程的影响，检测的精度也会受到影响。
2、由于上述方法本质上是通过计数器进行鉴频的，在计数末尾才将计数值与判别值进行比较，即是存在检测周期的，因此可能存在在一次检测周期内外部时钟发生两次变频但在实际检测是频率正常的情况。
3、另外实际上参考时钟在工艺上是有偏差的，这也在一定程度上增加了误判概率。
发明内容
针对现有技术存在的问题，本发明提供了一种可变时钟频率检测电路。
本发明还公开了上述检测电路的工作方法。
发明概述：
本发明通过增加对分频时钟高低电平采样计数比较、最大容错度的参数设置，解决了单次检测周期内变频的漏检以及由工艺问题如参考时钟抖动造成的误判问题，极大程度地提高了SOC芯片时钟系统的安全性与可靠性。
本发明详细的技术方案如下：
一种可变时钟频率检测电路，其特征在于，所述检测电路包括：外部时钟模块、参考时钟模块、参数配置模块和计数器；
所述外部时钟模块包括时钟分频模块和同步电路；
待测的外部时钟信号经过所述时钟分频模块转变为分频信号div_clk，然后再经过所述同步电路转变为div_clk_sync以供参考时钟ref_clk计数；时钟分频模块用于增大检测周期，由于同步电路造成的计数误差固定为1，因此通过增大检测周期的比例降低同步误差对频率检测结果的影响；另外待测频率的有效检测范围可以通过增大分频比而扩大；同步电路的作用是降低亚稳态概率，因为分频时钟div_clk需要在ref_clk时钟域进行采样计数，未经同步的话可能会带来亚稳态风险；
所述参数配置模块：上层配置相关参数到本模块，包括外部时钟分频比D、最大容错值GAP、高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL；其中，所述高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL的计算公式为：
公式(1)中，N是上下限阈值，对应CH和CL；CH：低频报警的边界频率经分频同步后的信号为一个检测周期，CH值代表其一个检测周期内所包含的ref_clk周期数；CL：高频报警的边界频率经分频同步后的信号为一个检测周期，CL值代表其一个检测周期内所包含的ref_clk周期数；参考时钟ref_clk的频率为已知固定值；支持频率检测范围为
最大可测频率受输入的参考时钟频率Fr和外部时钟分频比D影响；Fe为外部时钟频率；
所述计数器用于计量外部时钟经分频同步后的信号周期内所包含的ref_clk周期数，将此计数值分别与CH值和CL值进行比较：
当所述计数值不大于CL值时，则输出高频报警信号；
当所述计数值大小于CH值时，则输出低频报警信号。
上述检测电路的工作方法，其特征在于，包括：
(1)配置参数配置模块中的相关参数：外部时钟分频比D、最大容错值GAP、CH为高低频报警对应的上限阈值，CL为高低频报警对应的下限阈值；CH、CL的计算公式为
Fr为参考时钟频率，Fe为外部时钟频率；
(2)利用步骤(1)配置的外部时钟分频比D对经过时钟分配的外部时钟进行分频，并通过同步电路；
(3)参考时钟对分频同步后的信号div_clk_sync进行采样并计数，包括：
分别采样分频时钟信号的高电平和低电平得到的计数值cnt_high和cnt_low；
采样整个时钟信号，即一个检测周期所得到的计数值clk_cnt，这里说的是外部时钟信号经分频同步后的信号div_clk_sync，其一个信号周期为一次频率采样周期；
(4)将得到的计数值clk_cnt分别与步骤(1)配置的参数CH、CL做比较，以输出相应的报警信息：
当clk_cnt不大于CL时，则输出高频报警；
当clk_cnt不小于CH时，则输出低频报警；
当clk_cnt超出计数极限时，则判断外部时钟停止，此时输出时钟停止报警，所述计数极限指的是计数器极限，计数器的位数是有限的，比如10位计数器其计数最大值为1023，超过1023时计数器值会发生翻转变为0并重新开始递增，因此这里会在计数器翻转时输出时钟停止报警，即将超过计数器作为外部时钟停止的判定条件；因为计数越大对应待测频率越低，超过计数器极限则认为时钟停止或时钟不存在；
当cnt_high与cnt_low差值的绝对值大于所述最大容错值GAP时，则输出变频报警，变频报警是将div_clk_sync的高低电频周期内的参考时钟周期数进行比较，超过最大容错值GAP值即认为在一次检测周期内外部待测时钟发生至少一次频率改变。
因为SOC芯片的正常工作是基于时钟的规律有序进行的，时钟信号发生抖动，偏斜，占空比变化或者频率异常改变时，SOC芯片有可能会出现异常的功能性问题或者直接失效。为此，本方案创新性的采用变频报警：一方面是检测待测时钟信号抖动的发生，另一方面是防止待测时钟信号频率在一次检测周期中发生改变但计数值不超过安全阈值的情况，此种情况下不会发出高低频报警，但有变频报警。
本发明的有益效果：
本发明考虑到实际应用问题如工艺问题或外部攻击方式的不同，减少了数字时钟频率检测系统出现漏判误判的问题，提高了系统的安全性和可靠性。通过增加变频报警，在一定程度上提高了频率检测系统的安全性，同时引入了最大容错的概念，降低了由于参考时钟的抖动造成的误判出现概率。
附图说明
图1是现有技术所常用的时钟检测电路示意图；
图2是本发明所述时钟检测电路示意图；
图3是本发明实施例中详细的频率检测示意图。
具体实施方式
下面结合实施例和说明书附图对本发明做详细的说明，但不限于此。
实施例1、
如图2所示，一种可变时钟频率检测电路，所述检测电路包括：外部时钟模块、参考时钟模块、参数配置模块和计数器；
所述外部时钟模块包括时钟分频模块和同步电路；
待测的外部时钟信号经过所述时钟分频模块转变为分频信号div_clk，然后再经过所述同步电路转变为div_clk_sync以供参考时钟ref_clk计数；
所述参数配置模块：上层配置相关参数到本模块，包括外部时钟分频比D、最大容错值GAP、高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL；其中，所述高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL的计算公式为：
公式(1)中，N是上下限阈值，对应CH和CL；CH：低频报警的边界频率经分频同步后的信号为一个检测周期，CH值代表其一个检测周期内所包含的ref_clk周期数；CL：高频报警的边界频率经分频同步后的信号为一个检测周期，CL值代表其一个检测周期内所包含的ref_clk周期数；参考时钟ref_clk的频率为已知固定值；支持频率检测范围为
最大可测频率受输入的参考时钟频率Fr和外部时钟分频比D影响；Fe为外部时钟频率；
所述计数器用于计量外部时钟经分频同步后的信号周期内所包含的ref_clk周期数，将此计数值分别与CH值和CL值进行比较：
当所述计数值不大于CL值时，则输出高频报警信号；
当所述计数值大小于CH值时，则输出低频报警信号。
实施例2、
如图2、3所示，如实施例1所述检测电路的工作方法，包括：
(1)配置参数配置模块中的相关参数：外部时钟分频比D、最大容错值GAP、CH为高低频报警对应的上限阈值，CL为高低频报警对应的下限阈值；CH、CL的计算公式为
Fr为参考时钟频率，Fe为外部时钟频率；
(2)利用步骤(1)配置的外部时钟分频比D对经过时钟分配的外部时钟进行分频，并通过同步电路；
(3)参考时钟对分频同步后的信号div_clk_sync进行采样并计数，包括：
分别采样分频时钟信号的高电平和低电平得到的计数值cnt_high和cnt_low；
采样整个时钟信号，即一个检测周期所得到的计数值clk_cnt；
(4)将得到的计数值clk_cnt分别与步骤(1)配置的参数CH、CL做比较，以输出相应的报警信息：
当clk_cnt不大于CL时，则输出高频报警；
当clk_cnt不小于CH时，则输出低频报警；
当clk_cnt超出计数极限时，则判断外部时钟停止，此时输出时钟停止报警；
当cnt_high与cnt_low差值的绝对值大于所述最大容错值GAP时，则输出变频报警。
另外，需要说明的是，关于阈值计算：
在未考虑参考时钟ref_clk时钟抖动的情况下，阈值计算公式
中待测时钟Fe为固定值；但是由于考虑到参考频率Fr存在工艺偏差±p％，待测频率Fe的边界也应相应的作出调整，具体分析如下；
①不考虑同步损失±1个Fr时有：
即得
②考虑到Fr的工艺偏差±p％，此时有：
例如，当D＝16，Fr＝100MHz，p＝10，理想状态待测频率上下限分别为Felow＝20MHz，Fehigh＝40MHz，根据公式(2)计算的边界计数阈值分别为CL＝40，CH＝80；
将此时计算得到的值代入公式(3)即可算出高低频的变化范围，具体如下：
高频边界Fehigh范围变为(36，44)MHz；
低频边界Felow范围变为(18，22)MHz；
上述两段范围是由于ref_clk时钟抖动导致的可能报警范围变化，因此修正的正常频率范围相应的应该重置为(18，44)MHz，此时根据修正的待测频率范围计算更新的计数边界阈值为CL＝36.36，CH＝88.89，由于计数值一定是整数因此稍作变化得计数边界阈值为CL＝36，CH＝89。
应用例：
如实施例2所述场景的详细的频率检测过程如图3，图中是以外部时钟的12分频作为一个检测周期，用参考时钟ref_clk对同步后的分频信号进行计数，在标尺线a和b进行cnt_low和cnt_high的比较，并根据结果输出时钟变频报警；在标尺线c将计数值clk_cnt与设置的计数阈值CL和CH进行比较，并根据结果输出高频、低频报警；时钟停止则在clk_cnt超过计数极限的时候输出报警信号。图3中只有abc三个线，所遵循原则就是在计数完成后进行比较，其中高低频报警每个检测周期检测一次；变频报警在每次高低电平计数结束后检测，相当于每个检测周期检测两次。
Claims (2)
1.一种可变时钟频率检测电路，其特征在于，所述检测电路包括：外部时钟模块、参考时钟模块、参数配置模块和计数器；
所述外部时钟模块包括时钟分频模块和同步电路；
待测的外部时钟信号经过所述时钟分频模块转变为分频信号div_clk，然后再经过所述同步电路转变为div_clk_sync以供参考时钟ref_clk计数；
所述参数配置模块：上层配置相关参数到本模块，包括外部时钟分频比D、最大容错值GAP、高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL；其中，所述高低频报警对应的上限阈值CH和高低频报警对应的下限阈值CL的计算公式为：
公式(1)中，N是上下限阈值，对应CH和CL；CH：低频报警的边界频率经分频同步后的信号为一个检测周期，CH值代表其一个检测周期内所包含的ref_clk周期数；CL：高频报警的边界频率经分频同步后的信号为一个检测周期，CL值代表其一个检测周期内所包含的ref_clk周期数；参考时钟ref_clk的频率为已知固定值；支持频率检测范围为
最大可测频率受输入的参考时钟频率Fr和外部时钟分频比D影响；Fe为外部时钟频率；
所述计数器用于计量外部时钟经分频同步后的信号周期内所包含的ref_clk周期数，将此计数值分别与CH值和CL值进行比较：
当所述计数值不大于CL值时，则输出高频报警信号；
当所述计数值大小于CH值时，则输出低频报警信号。
2.如权利要求1所述检测电路的工作方法，其特征在于，包括：
(1)配置参数配置模块中的相关参数：外部时钟分频比D、最大容错值GAP、CH为高低频报警对应的上限阈值，CL为高低频报警对应的下限阈值；CH、CL的计算公式为
Fr为参考时钟频率，Fe为外部时钟频率；
(2)利用步骤(1)配置的外部时钟分频比D对经过时钟分配的外部时钟进行分频，并通过同步电路；
(3)参考时钟对分频同步后的信号div_clk_sync进行采样并计数，包括：
分别采样分频时钟信号的高电平和低电平得到的计数值cnt_high和cnt_low；
采样整个时钟信号，即一个检测周期所得到的计数值clk_cnt；
(4)将得到的计数值clk_cnt分别与步骤(1)配置的参数CH、CL做比较，以输出相应的报警信息：
当clk_cnt不大于CL时，则输出高频报警；
当clk_cnt不小于CH时，则输出低频报警；
当clk_cnt超出计数极限时，则判断外部时钟停止，此时输出时钟停止报警；
当cnt_high与cnt_low差值的绝对值大于所述最大容错值GAP时，则输出变频报警。
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