CN114678397A - 显示装置及制造显示装置的方法 - Google Patents

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Abstract

提供了显示装置及制造显示装置的方法。显示装置包括：多个第一像素；衬底；第一半导体层，布置在衬底上并且包括第一晶体管的有源层；第一绝缘层，布置在第一半导体层上；第一导电层，布置在第一绝缘层上并且包括第一晶体管的栅电极；第二绝缘层，布置在第一导电层上；以及第二导电层，布置在第二绝缘层上并且包括第一晶体管的第一电极和第二电极，其中，在其中多个第一像素中的每个的第一导电层与第二导电层不重叠的区域中暴露第一导电层的第一开口限定在第二绝缘层中。

Description

显示装置及制造显示装置的方法
相关申请的交叉引用
本申请要求于2020年12月24日提交的第10-2020-0183188号韩国专利申请的优先权以及从其获取的所有利益，该韩国专利申请的内容通过引用以其整体并入本文中。
技术领域
本发明的实施例涉及显示装置及制造显示装置的方法。
背景技术
随着信息社会发展，对用于显示图像的显示装置的需求正在以各种形式增加。显示装置正被应用于各种电子装置，诸如智能电话、数码相机、笔记本计算机、导航装置和智能电视。
显示装置包括诸如液晶显示装置的光接收显示装置、场发射显示装置和和发光显示装置，并且发光显示装置有诸如包括有机发光元件的有机发光显示装置、包括无机发光元件(诸如无机半导体)的无机发光显示装置和包括微型或纳米型发光元件的微型或纳米型发光显示装置。
在这些显示装置中，有机发光显示装置包括使显示面板的每个像素能够自行发射光的发光元件。因此，有机发光显示装置能在没有向显示面板提供光的背光单元的情况下显示图像。
发明内容
本发明的特征提供了通过抑制或防止外部冲击的传递而具有提高的可靠性的显示装置以及制造该显示装置的方法。
然而，本发明的特征不局限于在本文中阐述的特征。通过参照以下给出的本发明的详细描述，本发明的以上和其它特征对于本发明所属领域中的普通技术人员将变得更加明确。
显示装置的实施例包括：多个第一像素；衬底；第一半导体层，布置在衬底上并且包括第一晶体管的有源层；第一绝缘层，布置在第一半导体层上；第一导电层，布置在第一绝缘层上并且包括第一晶体管的栅电极；第二绝缘层，布置在第一导电层上；以及第二导电层，布置在第二绝缘层上并且包括第一晶体管的第一电极和第二电极，其中，在多个第一像素中的每个的第一导电层与第二导电层不重叠的区域中暴露第一导电层的第一开口限定在第二绝缘层中。
显示装置的实施例包括：衬底；半导体层，布置在衬底上；第一绝缘层，布置在半导体层上；第一导电图案，布置在第一绝缘层上；第二绝缘层，布置在第一导电图案上；以及第二导电图案，布置在第二绝缘层上，其中，第二绝缘层布置在与半导体层和第二导电图案中的至少任一个重叠的区域中，并且不布置在第一导电图案与第二导电图案不重叠的区域中。
制造显示装置的方法的实施例包括：制备衬底；在衬底上布置半导体层；在半导体层上形成第一绝缘层；在第一绝缘层上形成第一导电层；在第一导电层上形成第二绝缘层；在第二绝缘层上形成第二导电层；在与半导体层重叠并且与第一导电层和第二导电层不重叠的区域中形成光致抗蚀剂图案；以及通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻第二绝缘层来暴露第一导电层。
在实施例中的显示装置及制造显示装置的方法中，抑制或防止了外部冲击的传递。因此，可提高显示装置的可靠性。
然而，本发明的效果不局限于在本文中阐述的效果。通过参照权利要求书，本发明的以上和其它效果对于本发明所属领域中的普通技术人员将变得更加明确。
附图说明
通过结合附图而作出的下面的实施例的描述，这些和/或其它特征将变得明确并且更容易领会，在附图中：
图1是显示装置的实施例的平面视图；
图2是图1的显示装置的侧面视图，图2示出了在厚度方向上弯折的显示装置的侧面形状；
图3是像素的实施例的电路图；
图4是显示装置的像素的实施例的平面视图；
图5是像素的半导体层的实施例的平面视图；
图6是沿图4的线VI-VI'截取的截面视图；
图7至图10是示出制造显示装置的方法中的工艺的实施例的截面视图；
图11是显示装置的实施例的截面视图；
图12是显示装置的实施例的平面视图；
图13是图12的区域A的放大视图；
图14是第二像素的实施例的示例性截面视图；
图15是显示装置的实施例的平面视图；以及
图16是图15的区域B的放大视图。
具体实施方式
现在将在下文中参照附图更全面地描述本发明的实施例，在附图中示出了本发明的优选实施例。然而，本发明可以不同的形式实施并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将向本领域技术人员全面地传达本发明的范围。
也将理解的是，当层被称为在另一层或衬底“上”时，它能直接在另一层或衬底上，或者也可存在居间层。在整个说明书中，相同的附图标记指示相同的部件。在所附的描绘图中，为了清楚，夸大了层和区的厚度。
尽管在本文中可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施例的教导的情况下，以下讨论的第一元件可被称作第二元件。元件作为“第一”元件的描述可不要求或暗示第二元件或其它元件的存在。术语“第一”、“第二”等在本文中也可用于区别不同类别或组的元件。为了简要，术语“第一”、“第二”等可分别表示“第一类别(或第一组)”、“第二类别(或第二组)”等。
本文中使用的用语仅用于描述特定实施例的目的，并且不旨在进行限制。除非内容另有清楚指示，否则如本文中使用的，单数形式“一(a)”、“一(an)”和“该”旨在包括复数形式，包括“至少一个”。“或”意味着“和/或”。如本文中使用的，术语“和/或”包括相关联的所列项目中的一个或多个的任何和所有组合。还将理解的是，当在本说明书中使用时，术语“包括(comprise)”和/或“包括(comprising)”或者“包括(include)”和/或“包括(including)”指明所陈述的特征、区、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、区、整数、步骤、操作、元件、部件和/或其集群的存在或添加。
另外，诸如“下”或“底”和“上”或“顶”的相对术语在本文中可用于描述如图中所示的一个元件与另一元件的关系。将理解的是，除了图中描绘的取向之外，相对术语还旨在涵盖装置的不同取向。在实施例中，当多幅图中的一幅图中的装置被翻转时，被描述为在其它元件的“下”侧上的元件然后将被取向为在其它元件的“上”侧上。因此，依据图的特定取向，示例性术语“下”能涵盖“下”和“上”的取向这两者。类似地，当多幅图中的一幅图中的装置被翻转时，被描述为在其它元件“下方”或“之下”的元件然后将被取向为在其它元件“上方”。因此，示例性术语“下方”或“之下”能涵盖上方和下方的取向这两者。
考虑到所讨论的测量和与特定量的测量相关联的误差(即测量系统的局限性)，如本文中使用的“约”或“近似”包括所陈述的值并且意味着在如由本领域的普通技术人员所确定的针对特定值的可接受的偏差范围内。例如，“约”能意味着在一个或多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与由本发明所属领域中的普通技术人员通常所理解的含义相同的含义。还将理解的是，术语，诸如常用字典中定义的那些，应被解释为具有与它们在相关领域和本发明的上下文中的含义一致的含义，并且除非在本文中明确如此限定，否则将不在理想化的或过于刻板的意义上解释。
在下文中，将参照附图描述实施例。
图1是显示装置1的实施例的平面视图。图2是图1的显示装置1的侧面视图。图2示出了在厚度方向上弯折的显示装置1的侧面形状。
显示装置1为用于显示运动图像或静止图像的装置。显示装置1可用作在诸如移动电话、智能电话、平板个人计算机(“PC”)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(“PMP”)、导航装置和超移动PC(“UMPC”)的便携式电子装置中以及在诸如电视、笔记本计算机、监视器、广告牌和物联网(“IoT”)装置的各种产品中的显示屏幕。
实施例中的显示装置1在平面视图中可为大致四边形(例如，矩形)。显示装置1在平面视图中可像具有直角拐角的矩形那样成形。然而，本发明不限于此，并且显示装置1在平面视图中也可像具有倒圆拐角的矩形那样成形。
在附图中，第一方向DR1指示显示装置1在平面视图中的水平方向，并且第二方向DR2指示显示装置1在平面视图中的垂直方向。此外，第三方向DR3指示显示装置1的厚度方向并且垂直于由第一方向DR1和第二方向DR2限定的显示装置1的主平面延伸方向。第一方向DR1和第二方向DR2彼此垂直相交，并且第三方向DR3在与由第一方向DR1和第二方向DR2限定的平面相交的方向上与第一方向DR1和第二方向DR2这两者垂直相交。然而，实施例中提及的方向应被理解为相对方向，并且实施例不限于所提及的方向。
除非另有定义，否则本文中使用的基于第三方向DR3的术语“上”、“上表面”和“上侧”是指显示装置1的显示表面侧，并且术语“下”、“下表面”和“下侧”是指显示装置1的与显示表面侧的相对侧。
参照图1和图2，显示装置1可包括显示面板10。显示面板10可为包括诸如聚酰亚胺的柔性聚合物材料的柔性衬底。相应地，显示面板10可被弯曲、弯折、折叠或卷曲。
显示面板10可为有机发光显示面板。在下面的实施例中，应用有机发光显示面板作为显示面板10的情况将被描述为示例。然而，本发明不限于此情况，并且诸如液晶显示面板、量子点有机发光显示面板、量子点液晶显示(“LCD”)面板、量子纳米型发光显示面板和微型发光二极管显示面板的其它类型的显示面板也是可应用的。
显示面板10可包括屏幕被显示的显示区域DA和不显示屏幕的非显示区域NDA。在平面视图中，显示面板10可被划分为显示区域DA和非显示区域NDA。非显示区域NDA可围绕显示区域DA。非显示区域NDA可形成边框。
在平面视图中，显示区域DA可像具有直角拐角的矩形或具有倒圆拐角的矩形那样成形。然而，显示区域DA的平面形状不限于矩形，而是也可为圆形、椭圆形或各种其它形状。
显示区域DA可包括多个像素。像素可排列成矩阵形状。然而，本发明不限于此，并且像素可排列成各种其它形状。像素中的每个可包括发光层和用于控制从发光层发射的光的量的电路层。电路层可包括布线、电极和至少一个晶体管。发光层可包括有机发光材料。发光层可被封装层密封。稍后将描述每个像素的详细配置。
非显示区域NDA可围绕显示区域DA的所有边并且形成显示区域DA的边缘。然而，本发明不限于此。
显示面板10可包括主区域MA和在第二方向DR2上连接到主区域MA的一侧的弯折区域BD。显示面板10还可包括子区域SA，子区域SA在第二方向DR2上连接到弯折区域BD的一侧并且在厚度方向上弯折以在厚度方向上与主区域MA重叠。
显示区域DA可布置在主区域MA中。非显示区域NDA可布置在主区域MA的显示区域DA周围的边缘部分中。
主区域MA可具有类似于显示装置1的平面形状的形状。主区域MA可为布置在一个平面中的平坦区域。然而，本发明不限于此，并且主区域MA的除连接到弯折区域BD的边缘(边)以外的边缘中的至少一个也可被弯曲或者可被垂直地弯折。
当主区域MA的除连接到弯折区域BD的边缘(边)以外的边缘中的至少一个被弯曲或弯折时，显示区域DA也可布置在弯曲或弯折的边缘处。然而，本发明不限于此，并且不显示屏幕的非显示区域NDA、或者显示区域DA和非显示区域NDA这两者也可布置在弯曲或弯折的边缘处。
主区域MA的非显示区域NDA可从显示区域DA的外边界延伸到显示面板10的边缘。用于将信号传送到显示区域DA的信号布线或驱动电路可布置在主区域MA的非显示区域DA中。
弯折区域BD可连接到主区域MA的短边。弯折区域BD的(在第一方向DR1上的)宽度可小于主区域MA的(短边的)宽度。主区域MA和弯折区域BD的连接部分可具有L形切割形状以减小边框的宽度。
在弯折区域BD中，显示面板10可在与显示表面相反的方向上以曲率弯折。当显示面板10在弯折区域BD中弯折时，显示面板10的表面可反转。即，显示面板10的面向上的表面可通过弯折区域BD改变为横向面向外并且然后面向下。
子区域SA从弯折区域BD延伸。子区域SA可在弯折完成之后开始并且可平行于主区域MA延伸。子区域SA可在显示面板10的厚度方向上被主区域MA重叠。子区域SA可被主区域MA的边缘处的非显示区域NDA重叠并且可进一步被主区域MA的显示区域DA重叠。子区域SA的宽度可但不必须等于弯折区域BD的宽度。
焊盘部(未示出)可布置在显示面板10的子区域SA中。外部装置可布置(例如，安装或附接)在焊盘部(未示出)上。外部装置的示例包括驱动芯片20和包括柔性印刷电路板或刚性印刷电路板的驱动板30。此外，布线连接膜、连接器等可布置(例如，安装)在焊盘部上作为外部装置。仅一个外部装置或多个外部装置可布置(例如，安装)在子区域SA上。在实施例中，如图1和图2中所示，例如，驱动芯片20可布置在显示面板10的子区域SA上，并且驱动板30可附接到子区域SA的端部。在这种情况下，显示面板10可包括连接到驱动芯片20的焊盘部和连接到驱动板30的焊盘部这两者。在实施例中，驱动芯片可布置(例如，安装)在膜上，并且膜可附接到显示面板10的子区域SA。
驱动芯片20可布置(例如，安装)在显示面板10的表面上，显示面板10的该表面为与显示表面相同的表面。由于显示面板10的表面通过如以上所描述的弯折区域BD的弯折而反转，因此在厚度方向上面向下的显示面板10的表面上布置(例如，安装)的驱动芯片20的上表面可面向下。
驱动芯片20可通过各向异性导电膜附接到显示面板10上，或者可通过超声波接合附接到显示面板10上。驱动芯片20可包括用于驱动显示面板10的集成电路。
图3是像素PX的实施例的电路图。
参照图3，像素PX的电路包括多个晶体管T1至T7、电容器Cst和发光元件LE。数据信号DATA、第一扫描信号GW、第二扫描信号GI、第三扫描信号GB、发射控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT施加到一个像素PX的电路。
发光元件LE可为但不限于包括第一电极(或图6的阳极ANO)、发光层EL(参照图6)和第二电极(或图6的阴极CAT)的有机发光二极管。
晶体管可包括第一晶体管T1至第七晶体管T7。晶体管T1至T7中的每个包括栅电极、第一电极和第二电极。晶体管T1至T7中的每个的第一电极和第二电极中的任一个为源电极，并且另一个为漏电极。
第一晶体管T1可用作驱动晶体管，并且第二晶体管T2至第七晶体管T7可用作开关晶体管。
晶体管T1至T7中的每个可为薄膜晶体管。晶体管T1至T7中的每个可为p沟道金属氧化物半导体(“PMOS”)晶体管和n沟道金属氧化物半导体(“NMOS”)晶体管中的任一种。在实施例中，作为驱动晶体管的第一晶体管T1、作为数据传输晶体管的第二晶体管T2、作为补偿晶体管的第三晶体管T3、作为第一初始化晶体管的第四晶体管T4、作为第一发射控制晶体管的第五晶体管T5、作为第二发射控制晶体管的第六晶体管T6和作为第二初始化晶体管的第七晶体管T7全部为PMOS晶体管。
然而，本发明不限于此。在实施例中，作为补偿晶体管的第三晶体管T3和作为第一初始化晶体管的第四晶体管T4可为NMOS晶体管，并且作为驱动晶体管的第一晶体管T1、作为数据传输晶体管的第二晶体管T2、作为第一发射控制晶体管的第五晶体管T5、作为第二发射控制晶体管的第六晶体管T6和作为第二初始化晶体管的第七晶体管T7可为PMOS晶体管。
在这种情况下，第三晶体管T3和第四晶体管T4的有源层可包括与第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层不同的材料。例如，第三晶体管T3和第四晶体管T4的有源层可包括氧化物半导体，并且第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层可包括多晶硅，但是本发明不限于上述情况。
现在将详细描述每个元件。
第一晶体管T1的栅电极连接到电容器Cst的第一电极。第一晶体管T1的第一电极经由第五晶体管T5连接到第一电源电压(ELVDD)端子。第一晶体管T1的第二电极经由第六晶体管T6连接到发光元件LE的阳极。第一晶体管T1根据第二晶体管T2的开关操作接收数据信号DATA并且向发光元件LE供给驱动电流。
第二晶体管T2的栅电极连接到第一扫描信号(GW)端子。第二晶体管T2的第一电极连接到数据信号(DATA)端子。第二晶体管T2的第二电极连接到第一晶体管T1的第一电极并且经由第五晶体管T5连接到第一电源电压(ELVDD)端子。第二晶体管T2根据第一扫描信号GW导通并且执行开关操作以将数据信号DATA传输到第一晶体管T1的第一电极。
第三晶体管T3可形成或提供为包括第一子晶体管T3_1和第二子晶体管T3_2的双晶体管。第一子晶体管T3_1包括连接到第一扫描信号(GW)端子的栅电极、连接到第二子晶体管T3_2的第二电极的第一电极以及与电容器Cst的第一电极、第三子晶体管T4_1的第一电极和第一晶体管T1的栅电极连接的第二电极。第二子晶体管T3_2包括连接到第一扫描信号(GW)端子的栅电极、连接到第一晶体管T1的第二电极的第一电极和连接到第一子晶体管T3_1的第一电极的第二电极。
第一子晶体管T3_1和第二子晶体管T3_2通过第一扫描信号GW导通，并且将第一晶体管T1的栅电极和第二电极连接，以将第一晶体管T1进行二极管连接。相应地，在第一晶体管T1的第一电极和栅电极之间可生成对应于第一晶体管T1的阈值电压的电压差，并且补偿了阈值电压的数据信号DATA可被供给到第一晶体管T1的栅电极，以补偿第一晶体管T1的阈值电压偏差。
第四晶体管T4可形成或提供为包括第三子晶体管T4_1和第四子晶体管T4_2的双晶体管。第三子晶体管T4_1可包括连接到第二扫描信号(GI)端子的栅电极、与电容器Cst的第一电极、第一子晶体管T3_1的第二电极和第一晶体管T1的栅电极连接的第一电极以及连接到第四子晶体管T4_2的第一电极的第二电极。第四子晶体管T4_2可包括连接到第二扫描信号(GI)端子的栅电极、连接到第三子晶体管T4_1的第二电极的第一电极和连接到初始化电压(VINT)端子的第二电极。第三子晶体管T4_1和第四子晶体管T4_2通过第二扫描信号GI导通并且将初始化电压VINT传输到第一晶体管T1的栅电极，从而初始化第一晶体管T1的栅电极的电压。
第五晶体管T5包括连接到发射控制信号(EM)端子的栅电极、连接到第一电源电压(ELVDD)端子的第一电极和连接到第一晶体管T1的第一电极的第二电极。第五晶体管T5通过发射控制信号EM导通，以连接第一晶体管T1的第一电极和第一电源电压(ELVDD)端子。
第六晶体管T6连接在第一晶体管T1的第二电极和发光元件LE的第一电极之间。第六晶体管T6包括连接到发射控制信号(EM)端子的栅电极、与第一晶体管T1的第二电极和第二子晶体管T3_2的第一电极连接的第一电极以及连接到发光元件LE的第一电极的第二电极。
第五晶体管T5和第六晶体管T6根据发射控制信号EM同时导通。相应地，驱动电流流过发光元件LE。
第七晶体管T7的栅电极连接到第三扫描信号(GB)端子。第七晶体管T7的第一电极连接到发光元件LE的阳极。第七晶体管T7的第二电极连接到初始化电压(VINT)端子。第七晶体管T7根据第三扫描信号GB导通，以初始化发光元件LE的阳极。
在示出的实施例中，第七晶体管T7的栅电极接收第三扫描信号GB。然而，在另一实施例中，像素PX的电路可配置使得第七晶体管T7的栅电极接收发射控制信号EM或第二扫描信号GI。
电容器Cst形成或提供在第一晶体管T1的栅电极和第一电源电压(ELVDD)端子之间并且包括第一电极和第二电极。电容器Cst的第一电极可连接到第一晶体管T1的栅电极、第一子晶体管T3_1的第二电极和第三子晶体管T4_1的第一电极，并且电容器Cst的第二电极可连接到第一电源电压(ELVDD)端子。电容器Cst可维持施加到第一晶体管T1的栅电极的数据电压恒定。
发光元件LE的阴极连接到第二电源电压(ELVSS)端子。发光元件LE通过从第一晶体管T1接收驱动电流而发射光，从而显示图像。
现在将详细描述上述像素PX的平面布局和截面结构。
图4是显示装置1的像素PX的实施例的平面视图。图5是像素PX的半导体层的实施例的平面视图。图6是沿图4的线VI-VI'截取的截面视图。
参照图4至图6，如以上所描述的，每个像素PX包括晶体管T1至T7、电容器Cst(参照图3)和发光元件LE(参照图3)。
电容器Cst包括形成电极的导电层和布置在导电层之间的绝缘层。发光元件LE(参照图3)包括形成阳极ANO和阴极CAT的导电层以及布置在导电层之间的发光层EL。每个元件的电连接可由布线和/或通孔来实现，布线包括导电层或由导电层组成，通孔包括导电材料或由导电材料组成。上述导电材料、导电层、半导体层、绝缘层、发光层等布置在衬底SUB上。
像素PX的每个层可按照衬底SUB、缓冲层BF、第一半导体层100、第一绝缘层710、第一导电层200、第二绝缘层720、第二导电层300、第三绝缘层730、第三导电层400、第一通孔层VIA1、第二阳极连接电极CNTE2、第二通孔层VIA2、阳极ANO、像素限定层PDL、发光层EL和阴极CAT的顺序布置。以上层中的每个可为单层或包括多个层的堆叠层。在以上层之间也可布置另一层。
衬底SUB支承布置在其上的每个层。当有机发光显示装置为底发射型或双面发射型时，可使用透明衬底。当有机发光显示装置为顶发射型时，不仅可应用透明衬底，而且可应用半透明衬底或不透明衬底。
衬底SUB可包括诸如玻璃、石英或聚合物树脂的绝缘材料或由其组成。在实施例中，聚合物材料可为例如聚醚砜(“PES”)、聚丙烯酸酯(“PA”)、聚芳酯(“PAR”)、聚醚酰亚胺(“PEI”)、聚萘二甲酸乙二醇酯(“PEN”)、聚对苯二甲酸乙二醇酯(“PET”)、聚苯硫醚(“PPS”)、聚烯丙酯、聚酰亚胺(“PI”)、聚碳酸酯(“PC”)、三乙酸纤维素(“CAT”)、乙酸丙酸纤维素(“CAP”)或其任何组合。衬底SUB也可包括金属材料。
衬底SUB可为刚性衬底或可被弯折、折叠或卷曲的柔性衬底。形成柔性衬底的材料可为但不限于PI。
缓冲层BF可布置在衬底SUB上。缓冲层BF可布置在衬底SUB的整个表面上。缓冲层BF可防止杂质离子的扩散，防止湿气或外部空气的渗透，并且执行表面平坦化功能。缓冲层BF可包括氮化硅。然而，本发明不限于此，并且缓冲层BF也可包括氧化硅或氮氧化硅。依据衬底SUB的类型或工艺条件，可省略缓冲层BF。
第一半导体层100可布置在缓冲层BF上。第一半导体层100为形成第一晶体管T1至第七晶体管T7中的每个的与第一电极和第二电极接触的第一区域、第二区域以及沟道(或沟道区域)的有源层。第一区域和第二区域中的任一个为源极区域，并且另一个为漏极区域。
在下文中，平面视图中的右侧也将被称为第一方向DR1的第一侧，平面视图中的左侧也将被称为第一方向DR1的第二侧，平面视图中的上侧也将被称为第二方向DR2的第一侧，并且平面视图中的下侧也将被称为第二方向DR2的第二侧。
针对每个像素PX，第一半导体层100可被连接而不是被分开。在平面视图中，第一半导体层100可包括预定图案。在实施例中，例如，第一半导体层100可包括大致在第二方向DR2上延伸的第一垂直部分110、第二垂直部分120、第三垂直部分150、第四垂直部分160和第五垂直部分170；大致在第一方向DR1上延伸的第一水平部分130和第二水平部分140；以及连接垂直部分110、120、150、160和170与水平部分130和140中的一些的第一连接部分181至第三连接部分183。垂直部分110、120、150、160和170、水平部分130和140以及第一连接部分181至第三连接部分183可彼此物理地连接。
第一垂直部分110可与一个像素PX的在第一方向DR1上的第二侧相邻布置，并且第二垂直部分120可与像素PX的在第一方向DR1上的第一侧相邻布置。第一垂直部分110和第二垂直部分120可彼此间隔开。在第二方向DR2上，第一垂直部分110可比第二垂直部分120长。第一水平部分130可连接第一垂直部分110的中间部分和第二垂直部分120的中间部分。在说明书中，第一垂直部分110和第二垂直部分120的“上部分111和121”可是指在平面视图中比连接到第一水平部分130的部分更靠近第二方向DR2的第一侧布置的部分，并且“下部分112和122”可是指在平面视图中比连接到第一水平部分130的部分更靠近第二方向DR2的第二侧布置的部分。在平面视图中，由第一垂直部分110、第二垂直部分120和第一水平部分130形成或提供的形状可大致类似于“H”形状。
第一水平部分130可用最短距离连接第一垂直部分110和第二垂直部分120。然而，如附图中所示，第一水平部分130也可包括在第一方向DR1的第二侧上的第一弯折部分131和在第一方向DR1的第一侧上的第二弯折部分132。第一水平部分130的总长度可通过多次弯折而增加。
第二水平部分140可从第二垂直部分120的上部分121的在第二方向DR2的第一侧上的端部向第一方向DR1的第二侧延伸，并且可布置为比第一水平部分130更靠近第二方向DR2的第一侧。第二水平部分140的在第一方向DR1的第二侧上的区域可具有比其它区域更大的宽度，但是本发明不限于此。
第三垂直部分150、第四垂直部分160和第五垂直部分170可布置在第二水平部分140的在第二方向DR2上的第一侧上。第三垂直部分150可布置在第五垂直部分170的在第一方向DR1上的第二侧上，并且第四垂直部分160可布置在第三垂直部分150和第五垂直部分170之间。第五垂直部分170的在第二方向DR2的第二侧上的端部可连接到第四垂直部分160，而第五垂直部分170的在第二方向DR2的第一侧上的端部可连接到另一相邻像素PX的第二垂直部分120的下部分122。
第一连接部分181可布置在第二水平部分140的在第一方向DR1的第二侧上的端部和第三垂直部分150的在第二方向DR2的第二侧上的端部之间。第一连接部分181可连接第二水平部分140和第三垂直部分150并且可相对第一方向DR1和第二方向DR2倾斜。
第二连接部分182可布置在第三垂直部分150的在第二方向DR2的第一侧上的端部和第四垂直部分160的在第二方向DR2的第一侧上的端部之间。第二连接部分182可连接第三垂直部分150和第四垂直部分160。
第三连接部分183可布置在第四垂直部分160的在第二方向DR2的第二侧上的端部和第五垂直部分170的在第二方向DR2的第二侧上的端部之间。第三连接部分183可连接第四垂直部分160和第五垂直部分170。
在平面视图中由第三垂直部分150、第四垂直部分160、第五垂直部分170、第二连接部分182和第三连接部分183形成或提供的形状可大致类似于倒置并且平躺的“S”形状。
第一晶体管T1的沟道可布置在第一水平部分130中。第二晶体管T2的沟道可布置在第一垂直部分110的上部分111中。第一子晶体管T3_1的沟道可布置在第二水平部分140中，并且第二子晶体管T3_2的沟道可布置在第二垂直部分120的上部分121中。第三子晶体管T4_1的沟道可布置在第三垂直部分150中，并且第四子晶体管T4_2的沟道可布置在第四垂直部分160中。第五晶体管T5的沟道可布置在第一垂直部分110的下部分112中。第六晶体管T6的沟道可布置在第二垂直部分120的下部分122中。第七晶体管T7的沟道可布置在第五垂直部分170中。
第一半导体层100可包括多晶硅。多晶硅可通过使非晶硅结晶来形成或提供。结晶方法的示例可包括但不限于快速热退火(“RTA”)方法、固相结晶(“SPC”)方法、准分子激光退火(“ELA”)方法、金属诱导结晶(“MIC”)方法、金属诱导横向结晶(“MILC”)方法和顺序横向固化(“SLS”)方法。在另一实施例中，例如，第一半导体层100可包括单晶硅、低温多晶硅或非晶硅，或者可包括氧化物半导体。
第一绝缘层710可布置在第一半导体层100上并且可大致布置在衬底SUB的整个表面上面。第一绝缘层710可为具有栅极绝缘功能的栅极绝缘层。
第一开口OP1可限定在第一绝缘层710中。第一开口OP1可在厚度方向(第三方向DR3)上穿透第一绝缘层710。第一开口OP1可布置在第四非重叠区域NOA4中以暴露缓冲层BF。第一开口OP1可布置在每个像素PX中。第一开口OP1可与阳极ANO和第一半导体层100中的至少任一个重叠。稍后将对此进行详细描述。
第一绝缘层710可包括无机绝缘材料。在实施例中，例如，无机绝缘材料可包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和氧化钛中的至少任一种。这些材料可单独使用或相互组合使用。
第一导电层200布置在第一绝缘层710上。第一导电层(也被称为第一导体层)200可包括传送第一扫描信号GW(参照图3)的第一扫描线210、第一晶体管T1的栅电极240、传送发射控制信号EM(参照图3)的发射控制线220和供给第二扫描信号GI(参照图3)的第二扫描线230。
第一扫描线210可包括第二晶体管T2、第一子晶体管T3_1和第二子晶体管T3_2的栅电极，并且发射控制线220可包括第五晶体管T5的栅电极和第六晶体管T6的栅电极。此外，第二扫描线230可包括第三子晶体管T4_1、第四子晶体管T4_2和第七晶体管T7的栅电极。
第一扫描线210、发射控制线220和第二扫描线230中的每个可沿第一方向DR1延伸。第一扫描线210、发射控制线220和第二扫描线230中的每个可沿第一方向DR1超出像素PX的边界延伸到邻近像素PX。
第一扫描线210可布置在像素PX的中心附近并且可与第一半导体层100的第一垂直部分110的上部分111和第二垂直部分120的上部分121重叠。
第一扫描线210可在与第一半导体层100的第一垂直部分110的上部分111重叠的部分中形成第二晶体管T2的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第一垂直部分110可为第二晶体管T2的第一区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第一垂直部分110可为第二晶体管T2的第二区域。
第一扫描线210可在与第一半导体层100的第二垂直部分120的上部分121重叠的部分中形成第二子晶体管T3_2的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第二垂直部分120可为第二子晶体管T3_2的第二区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第二垂直部分120可为第二子晶体管T3_2的第一区域。
第一扫描线210还可包括第一扫描线突出部分211。第一扫描线突出部分211可从在第一方向DR1上延伸的第一扫描线210朝向第二方向DR2的第一侧突出。
第一扫描线突出部分211可与第一半导体层100的第二水平部分140重叠并且可在重叠部分中形成第一子晶体管T3_1的栅电极。比重叠区域更靠近第一方向DR1的第一侧布置的第一半导体层100的第二水平部分140可为第一子晶体管T3_1的第一区域，并且比重叠区域更靠近第一方向DR1的第二侧布置的第一半导体层100的第二水平部分140可为第一子晶体管T3_1的第二区域。
发射控制线220可在平面视图中布置在像素PX的在第二方向DR2上的第二侧上，并且可与第一半导体层100的第一垂直部分110的下部分112和第二垂直部分120的下部分122重叠。
发射控制线220可在与第一半导体层100的第一垂直部分110的下部分112重叠的部分中形成第五晶体管T5的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第一垂直部分110可为第五晶体管T5的第二区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第一垂直部分110可为第五晶体管T5的第一区域。
发射控制线220可在与第二垂直部分120的下部分122重叠的部分中形成第六晶体管T6的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第二垂直部分120可为第六晶体管T6的第一区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第二垂直部分120可为第六晶体管T6的第二区域。
第二扫描线230可在平面视图中布置在像素PX的在第二方向DR2上的第一侧上并且可与第一半导体层100的第三垂直部分150、第四垂直部分160和第五垂直部分170重叠。
第二扫描线230可在与第一半导体层100的第三垂直部分150重叠的部分中形成第三子晶体管T4_1的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第三垂直部分150可为第三子晶体管T4_1的第二区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第三垂直部分150可为第三子晶体管T4_1的第一区域。
第二扫描线230可在与第一半导体层100的第四垂直部分160重叠的部分中形成第四子晶体管T4_2的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第四垂直部分160可为第四子晶体管T4_2的第一区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第四垂直部分160可为第四子晶体管T4_2的第二区域。
第二扫描线230可在与第一半导体层100的第五垂直部分170重叠的部分中形成第七晶体管T7的栅电极。比重叠区域更靠近第二方向DR2的第一侧布置的第一半导体层100的第五垂直部分170可为第七晶体管T7的第一区域，并且比重叠区域更靠近第二方向DR2的第二侧布置的第一半导体层100的第五垂直部分170可为第七晶体管T7的第二区域。
第二晶体管T2至第七晶体管T7的栅电极可比周围的线宽，但是本发明不限于此。
第一晶体管T1的栅电极240可布置在像素PX的中心。在平面视图中，第一晶体管T1的栅电极240可布置在第一扫描线210和发射控制线220之间。针对每个像素PX，第一晶体管T1的栅电极240可被分开。
第一晶体管T1的栅电极240与第一半导体层100的第一水平部分130重叠。比重叠部分更靠近第一方向DR1的第二侧布置的第一半导体层100的第一水平部分130可为第一晶体管T1的第一区域，并且比重叠部分更靠近第一方向DR1的第一侧布置的第一半导体层100的第一水平部分130可为第一晶体管T1的第二区域。
在实施例中，第一导电层200可包括一种或多种金属，该一种或多种金属包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种或由其组成。
第二绝缘层720使第一导电层200与第二导电层300绝缘。第二绝缘层720可布置在第一导电层200上并且可大致布置在衬底SUB的整个表面上面。第二绝缘层720可为层间绝缘膜。
第二开口OP2可限定在第二绝缘层720中。第二开口OP2可在厚度方向(第三方向DR3)上穿透第二绝缘层720。第二开口OP2可布置在第二非重叠区域NOA2中以暴露第一导电层200。第二开口OP2可布置在每个像素PX中。第二开口OP2可与阳极ANO和第一半导体层100中的至少任一个重叠。稍后将对此进行详细描述。
第二绝缘层720可包括与第一绝缘层710的材料相同的材料，或者可包括示例为第一绝缘层710的构成材料的材料中的一种或多种材料。
第二导电层300布置在第二绝缘层720上。第二导电层300可包括电容器电极线310和供给初始化电压VINT(参照图3)的初始化电压线320。
电容器电极线310和初始化电压线320中的每个可沿第一方向DR1延伸。电容器电极线310和初始化电压线320中的每个可沿第一方向DR1超出像素PX的边界延伸到邻近像素PX。
电容器电极线310与像素PX的中心交叉，并且电容器电极线310通过在第二绝缘层720介于它们之间的情况下与在其下面的第一晶体管T1的栅电极240重叠来形成电容器Cst。第一晶体管T1的栅电极240可为电容器Cst的第一电极，电容器电极线310的与第一晶体管T1的栅电极240重叠的延伸区域可为电容器Cst的第二电极，并且介于它们之间的第二绝缘层720可为电容器Cst的电介质。
电容器电极线310的宽度可在与第一晶体管T1的栅电极240重叠的区域中扩展。与在电容器电极线310下面的第一晶体管T1的栅电极240重叠的开口可在延伸区域中限定在电容器电极线310中。
在平面视图中，初始化电压线320可布置在像素PX的在第二方向DR2上的第一侧上。初始化电压线320可与第一半导体层100的第五垂直部分170重叠。
在实施例中，第二导电层300可包括一种或多种金属，该一种或多种金属包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种或由其组成。
第三绝缘层730覆盖第二导电层300。第三绝缘层730可大致布置在衬底SUB的整个表面上面。第三绝缘层730可为层间绝缘膜。
第三开口OP3可限定在第三绝缘层730中。第三开口OP3可在厚度方向(第三方向DR3)上穿透第三绝缘层730。第三开口OP3可布置在第二非重叠区域NOA2和第三非重叠区域NOA3中，或第二非重叠区域NOA2和第三非重叠区域NOA3中的至少任一个中。第三开口OP3可在第二非重叠区域NOA2和第三非重叠区域NOA3中的至少任一个中暴露第二导电层300和第一导电层200中的至少任一个。
第三开口OP3可与第二开口OP2的整个区域重叠。第三开口OP3的侧壁和第二开口OP2的侧壁可在至少一些区域中对齐。第三开口OP3可布置在每个像素PX中。第三开口OP3可与阳极ANO和第一半导体层100中的至少任一个重叠。稍后将对此进行详细描述。
第三绝缘层730可包括与第二绝缘层720的材料相同的材料，或者可包括示例为第二绝缘层720的构成材料的材料中的一种或多种材料。
第三导电层400布置在第三绝缘层730上。第三导电层400可包括多个数据图案410和420、电连接阳极ANO和第一半导体层100的第一阳极连接电极430、供给第一电源电压ELVDD(参照图3)的第一电源电压线440和传送数据信号DATA(参照图3)的数据线450。
数据图案可包括第一数据图案410和第二数据图案420。数据图案410和420中的每个可大致在第二方向DR2上延伸，并且数据图案410和420中的每个在第二方向DR2上的长度可小于像素PX在第二方向DR2上的长度。数据图案410和420可彼此物理地间隔开。数据图案410和420中的每个可电连接彼此间隔开的部分。
第一数据图案410可与第一晶体管T1的栅电极240重叠。在重叠区域中，第一数据图案410可通过穿透第三绝缘层730和第二绝缘层720以暴露第一晶体管T1的栅电极240的第一接触孔CNT1电连接到第一晶体管T1的栅电极240。第一接触孔CNT1可布置在电容器电极线310的开口中。第一接触孔CNT1中的第一数据图案410和与第一数据图案410相邻的电容器电极线310可通过第三绝缘层730彼此绝缘。
此外，第一数据图案410可从与第一晶体管T1的栅电极240重叠的区域向上延伸以在与第一扫描线210绝缘的同时与第一扫描线210相交，并且可与第一半导体层100的第二水平部分140的一部分重叠。在重叠区域中，第一数据图案410可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一半导体层100的第二水平部分140的一部分的第二接触孔CNT2电连接到第一半导体层100的第二水平部分140。第二水平部分140的该一部分可为但不限于第一子晶体管T3_1的第二区域。
换言之，第一数据图案410可电连接第一晶体管T1的栅电极240和第一半导体层100的第二水平部分140。
第二数据图案420可与第一半导体层100的第三连接部分183重叠。在重叠区域中，第二数据图案420可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一半导体层100的第三连接部分183的第四接触孔CNT4电连接到第一半导体层100的第三连接部分183。
此外，第二数据图案420可从与第一半导体层100的第三连接部分183重叠的区域向上延伸以在与第二扫描线230绝缘的同时与第二扫描线230相交，并且可与初始化电压线320重叠。在重叠区域中，第二数据图案420可通过穿透第三绝缘层730以暴露初始化电压线320的第五接触孔CNT5电连接到初始化电压线320。
换言之，第二数据图案420可电连接第一半导体层100的第三连接部分183和初始化电压线320。
第一阳极连接电极430大致在第二方向DR2上延伸，但是第一阳极连接电极430在第二方向DR2上的长度小于像素PX在第二方向DR2上的长度。第一阳极连接电极430与数据图案410和420物理地间隔开。第一阳极连接电极430可与稍后将描述的第二阳极连接电极CNTE2一起将第一半导体层100连接到阳极ANO。
第一阳极连接电极430可与第一半导体层100的第二垂直部分120的下部分122重叠。第一阳极连接电极430可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一半导体层100的第二垂直部分120的下部分122的第六接触孔CNT6电连接到第一半导体层100的第二垂直部分120的下部分122。
第一电源电压线440可沿第二方向DR2延伸。第一电源电压线440可沿第二方向DR2超出像素PX的边界延伸到邻近像素PX。第一电源电压线440可大致布置为与像素PX的左侧相邻，但在数据线450的在第一方向DR1上的第一侧上，但是本发明不限于此。第一电源电压线440可通过穿透第三绝缘层730以暴露电容器电极线310的第八接触孔CNT8电连接到电容器电极线310。
此外，第一电源电压线440可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一半导体层100的第一垂直部分110的下部分112的第七接触孔CNT7电连接到第一半导体层100的第一垂直部分110的下部分112。
数据线450可沿第二方向DR2延伸。数据线450可沿第二方向DR2超出像素PX的边界延伸到邻近像素PX。数据线450可布置为与像素PX的在第一方向DR1上的第二侧相邻。数据线450可与第一半导体层100的第一垂直部分110重叠。
数据线450可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露第一半导体层100的第一垂直部分110的上部分111的第三接触孔CNT3接触第一半导体层100的第一垂直部分110的上部分111。在平面视图中，第三接触孔CNT3可布置在第二扫描线230下方，但是本发明不限于此。
在实施例中，第三导电层400可包括一种或多种金属，该一种或多种金属包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种或由其组成。第三导电层400可为单层或多层。在实施例中，例如，第三导电层400可具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或Ti/Cu的堆叠结构。
第一通孔层VIA1布置在第三导电层400上。第一通孔层VIA1可为平坦化层。在实施例中，第一通孔层VIA1可包括无机绝缘材料或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(“BCB”)。
第二阳极连接电极CNTE2布置在第一通孔层VIA1上。在实施例中，第二阳极连接电极CNTE2可包括一种或多种金属，该一种或多种金属包括钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种或由其组成。
第一阳极接触孔ACNT1可限定在第一通孔层VIA1中以穿透第一通孔层VIA1并且暴露第一阳极连接电极430。第二阳极连接电极CNTE2可通过第一阳极接触孔ACNT1连接到第一阳极连接电极430。
第二通孔层VIA2布置在第二阳极连接电极CNTE2上。第二通孔层VIA2可为平坦化层。在实施例中，第二通孔层VIA2可包括无机绝缘材料或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(“BCB”)。
阳极ANO布置在第二通孔层VIA2上。阳极ANO可针对每个像素PX分开布置。阳极ANO可通过穿透第二通孔层VIA2以暴露第二阳极连接电极CNTE2的第二阳极接触孔ACNT2电连接到第二阳极连接电极CNTE2。
在实施例中，阳极ANO可具有但不限于其中堆叠有具有高功函数的材料层(诸如氧化铟锡(“ITO”)、氧化铟锌(“IZO”)、氧化锌(ZnO)或氧化铟(In2O3))和反射材料层(诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pd)、金(Au)、镍(Ni))、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或其任何组合)的堆叠结构。具有高功函数的材料层可布置在反射材料层上，以使得它靠近发光层EL。在实施例中，阳极ANO可具有但不限于ITO/Mg、ITO/MgF2、ITO/Ag或ITO/Ag/ITO的多层结构。
像素限定层PDL可布置在阳极ANO上。部分地暴露阳极ANO的开口可限定在像素限定层PDL中。像素限定层PDL可包括有机绝缘材料或无机绝缘材料，或由其组成。在实施例中，例如，像素限定层PDL可包括聚酰亚胺树脂、丙烯酸树脂、硅酮化合物和聚丙烯酸树脂中的至少一种。
发光层EL布置在由像素限定层PDL暴露的阳极ANO上。发光层EL可包括有机材料层。发光层EL的有机材料层可包括有机发光层，并且还可包括空穴注入/传输层和/或电子注入/传输层。
阴极CAT可布置在发光层EL上。阴极CAT可为布置在整个表面上面的在像素PX之间没有区别的公共电极。阳极ANO、发光层EL和阴极CAT可构成有机发光元件。
在实施例中，阴极CAT可包括具有小功函数的材料层，诸如Li、Ca、LiF、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF2、Ba、或者它们的任何化合物或组合(例如，Ag和Mg的组合)、或者诸如LiF/Ca或LiF/Al的具有多层结构的材料。阴极CAT还可包括布置在具有小功函数的材料层上的透明金属氧化物层。
阳极ANO、发光层EL和阴极CAT可构成发光元件LE(参照图3)。
包括第一无机绝缘层771、第一有机层772和第二无机绝缘层773的薄膜封装层770布置在阴极CAT上。第一无机绝缘层771和第二无机绝缘层773可在薄膜封装层770的端部处彼此接触。第一有机层772可被第一无机绝缘层771和第二无机绝缘层773密封。
第一无机绝缘层771和第二无机绝缘层773中的每个可包括氮化硅、氧化硅或氮氧化硅。第一有机层772可包括有机绝缘材料。
在像素PX中，无机绝缘层的至少一部分可被去除。在实施例中，例如，无机绝缘层可包括但不限于第一绝缘层710、第二绝缘层720和第三绝缘层730。相应地，在每个像素PX中，无机绝缘层可暴露第一导电层200、第二导电层300和第三导电层400中的任一个的至少一部分。在其中导电层200、300和400与其余导电层中的一个重叠的区域中，在多个导电层之中的布置在厚度方向(第三方向DR3)上的顶部处的导电层可被暴露。
在其中导电层200、300和400与其余导电层中的一个重叠的区域中，可布置有在布置在顶部处的导电层下面布置的绝缘层。在实施例中，例如，第二绝缘层720可布置在其中第一导电层200和第二导电层300重叠的区域中，第二绝缘层720和第三绝缘层730可布置在其中第一导电层200和第三导电层400重叠的区域中，并且第三绝缘层730可布置在其中第二导电层300和第三导电层400重叠的区域中。
在与第一半导体层100重叠的区域中，绝缘层710、720和730以及导电层200、300和400中的至少任一个可布置在第一半导体层100上。在不与第一半导体层100以及导电层200、300和400重叠的区域中，绝缘层710、720和730可全部被去除。
第一半导体层100可不被无机绝缘层或导电层暴露。换言之，第一半导体层100可与第一导电层200、第二导电层300、第三导电层400、第一绝缘层710、第二绝缘层720和第三绝缘层730中的至少任一个重叠，并且可被第一导电层200、第二导电层300、第三导电层400、第一绝缘层710、第二绝缘层720和第三绝缘层730中的至少任一个覆盖。
然而，第一半导体层100的整个区域可不必须被第一导电层200、第二导电层300、第三导电层400、第一绝缘层710、第二绝缘层720和第三绝缘层730中的任一个覆盖，并且不同的元件也可在第一半导体层100的每个区域中覆盖第一半导体层100。
像素PX还可包括第一非重叠区域NOA1、第二非重叠区域NOA2、第三非重叠区域NOA3和第四非重叠区域NOA4。
在第一非重叠区域NOA1中，第一半导体层100可不与第一导电层200、第二导电层300和第三导电层400重叠。在第一非重叠区域NOA1中，第一绝缘层710、第二绝缘层720和第三绝缘层730中的至少任一个可布置在第一半导体层100上。
在第二非重叠区域NOA2中，第一导电层200可不与第二导电层300和第三导电层400重叠。在第二非重叠区域NOA2中，第二绝缘层720和第三绝缘层730可暴露第一导电层200。在第二非重叠区域NOA2中，第二绝缘层720和第三绝缘层730中的每个的至少一部分可被去除，并且在第二绝缘层720和第三绝缘层730中的每个的去除部分中可暴露第一导电层200。在替代实施例中，在第二非重叠区域NOA2中，第二绝缘层720和第三绝缘层730中的每个的至少一部分可在厚度方向(第三方向DR3)上被穿透以暴露第一导电层200。
在第二非重叠区域NOA2中，第二绝缘层720和第三绝缘层730中的每个的去除部分可被填充有第一通孔层VIA1。在这种情况下，在第二非重叠区域NOA2中，被第二绝缘层720和第三绝缘层730暴露的第一导电层200可直接接触第一通孔层VIA1，但是本发明不限于此。
第二绝缘层720的第二开口OP2和第三绝缘层730的第三开口OP3可布置在第二非重叠区域NOA2中并且可彼此重叠。第二绝缘层720的第二开口OP2和第三绝缘层730的第三开口OP3可在第二非重叠区域NOA2中暴露第一导电层200。在第二非重叠区域NOA2中，第二绝缘层720的第二开口OP2和第三绝缘层730的第三开口OP3可被填充有第一通孔层VIA1。
在第三非重叠区域NOA3中，第二导电层300可不与第三导电层400重叠。在第三非重叠区域NOA3中，第三绝缘层730可暴露第二导电层300。在第三非重叠区域NOA3中，第三绝缘层730的至少一部分可被去除，并且在第三绝缘层730的去除部分中可暴露第二导电层300。在替代实施例中，在第三非重叠区域中NOA3，第三绝缘层730的至少一部分可在厚度方向(第三方向DR3)上被穿透以暴露第二导电层300。
布置在与第三导电层400重叠的区域中的第三绝缘层730的厚度可大于布置在与第三导电层400不重叠的区域中的第三绝缘层730的厚度。这里，第三绝缘层730的厚度可表示区域中的每个中的第三绝缘层730的平均厚度。依据第三导电层400的存在与否的厚度差异可能是因为在图案化第三导电层400的工艺中对未被第三导电层400覆盖的暴露部分进行了部分地蚀刻，但是本发明不限于此。
在第三非重叠区域NOA3中，第三绝缘层730的去除部分可被填充有第一通孔层VIA1。在这种情况下，在第三非重叠区域NOA3中，被第三绝缘层730暴露的第二导电层300可直接接触第一通孔层VIA1，但是本发明不限于此。
第三绝缘层730的第三开口OP3可布置在第三非重叠区域NOA3中。第三绝缘层730的第三开口OP3可在第三非重叠区域NOA3中暴露第二导电层300。在第三非重叠区域NOA3中，第三绝缘层730的第三开口OP3可被填充有第一通孔层VIA1。
在第四非重叠区域NOA4中，衬底SUB可不与第一导电层200、第二导电层300和第三导电层400以及第一半导体层100重叠。
在第四非重叠区域NOA4中，第一导电层200、第二导电层300和第三导电层400中的每个的至少一部分可被去除，并且第一半导体层100可未被布置。在其中第一导电层200、第二导电层300和第三导电层400被去除并且第一半导体层100未被布置的区域中，缓冲层BF可被暴露。在替代实施例中，在第四非重叠区域NOA4中，第一导电层200、第二导电层300和第三导电层400中的每个的至少一部分可在厚度方向(第三方向DR3)上被穿透，并且第一半导体层100可未被布置，从而暴露缓冲层BF。然而，本发明不限于此。在第四非重叠区域NOA4中，缓冲层BF也可被去除以暴露衬底SUB。
在第四非重叠区域NOA4中，第一导电层200、第二导电层300和第三导电层400中的每个的去除部分可被填充有第一通孔层VIA1。在这种情况下，在第四非重叠区域NOA4中，被第一导电层200、第二导电层300和第三导电层400以及第一半导体层100暴露的缓冲层BF可直接接触第一通孔层VIA1，但是本发明不限于此。
第一绝缘层710的第一开口OP1、第二绝缘层720的第二开口OP2和第三绝缘层730的第三开口OP3可布置在第四非重叠区域NOA4中。第一绝缘层710的第一开口OP1、第二绝缘层720的第二开口OP2和第三绝缘层730的第三开口OP3可在第四非重叠区域NOA4中暴露缓冲层BF。在第四非重叠区域NOA4中，第一绝缘层710的第一开口OP1可被填充有第一通孔层VIA1。
像素PX的以上描述可应用于显示装置1(参照图1)的像素PX中的至少一些。在实施例中，例如，像素PX的以上描述可应用于显示装置1(参照图1)的所有像素PX，但是本发明不限于此。即，显示装置1(参照图1)的所有像素PX的无机绝缘层中的每个可暴露导电层的至少一部分，但是本发明不限于此。
由于与导电层200、300和400重叠并且布置在第一导电层200、第二导电层300和第三导电层400上的绝缘层710、720和730被去除，因此可抑制或防止通过无机绝缘层进行的外部冲击的传递。外部冲击可为但不限于显示装置1(参照图1)掉落的冲击、触摸输入构件(触摸笔或手指)掉落到显示装置1(参照图1)上(触摸笔掉落)的冲击、或触摸输入构件的触摸的冲击。
换言之，从外部施加的冲击可主要通过无机绝缘层(例如，每个绝缘层710、720或730)传递。在这种情况下，因为无机绝缘层的与导电层200、300或400重叠的一部分被去除，所以可最小化其中布置有无机绝缘层的面积，并且每个无机绝缘层可在至少一些区域中包括不连续的部分。
因此，由于可抑制或防止通过无机绝缘层进行的外部冲击到第一半导体层100的传递，因此可抑制或防止诸如黑点或亮点的缺陷的发生。另外，可提高显示装置1(参照图1)的可靠性。然而，与第一半导体层100重叠的区域中的绝缘层710、720和730可不被去除。相应地，可最小化在去除绝缘层710、720和730的工艺中可能对第一半导体层100造成的损坏。
此外，当显示装置1(参照图1)为可被弯折、折叠或卷曲的柔性显示装置时，因为其中布置有无机绝缘层的面积被最小化，所以可改善显示装置1(参照图1)的柔性性能。
现在将参照图7至图10描述实施例中的制造显示装置的方法。
图7至图10是示出在制造显示装置的方法中的工艺的实施例的截面视图。
参照图7，缓冲层BF、第一半导体层100、第一绝缘层710、第一导电层200(参照图4)、第二绝缘层720、第二导电层300(参照图4)、第三绝缘层730和第三导电层400(参照图4)顺序形成或布置在衬底SUB上。
具体地，缓冲层BF可布置在衬底SUB的整个区域上面。第一半导体层100、第一绝缘层710、第一导电层200、第二绝缘层720、第二导电层300、第三绝缘层730和第三导电层400可通过在缓冲层BF(或衬底SUB)的整个区域上面放置用于形成以上层中的每个的材料层并且然后蚀刻材料层来图案化。在蚀刻以上层中的每个的工艺中，可使用蚀刻掩模。此外，可在图案化导电层200、300和400中的每个之前执行限定接触孔的工艺。
相应地，可形成或提供如图7中所示的布置在衬底SUB上的缓冲层BF、第一半导体层100、第一绝缘层710、第一导电层200、第二绝缘层720、第二导电层300、第三绝缘层730和第三导电层400。
在图7中，第一绝缘层710可重叠并覆盖第一半导体层100的整个区域。除其中限定有接触孔的区域外，第二绝缘层720可重叠并覆盖第一导电层200的整个区域。除其中限定有接触孔的区域外，第三绝缘层730可重叠并覆盖第二导电层300的整个区域。
此外，在图案化第三导电层400的工艺中，第三绝缘层730的在未被第三导电层400覆盖的区域中的一部分可被蚀刻。相应地，布置在与第三导电层400重叠的区域中的第三绝缘层730的厚度可大于布置在不与第三导电层400重叠的区域中的第三绝缘层730的厚度。
接下来，参照图8，将光致抗蚀剂图案PR布置在第一非重叠区域NOA1中。将用于形成光致抗蚀剂图案PR的材料层施涂在第三绝缘层730上以覆盖第二导电层300，并且然后将其曝光和显影以形成光致抗蚀剂图案PR。光致抗蚀剂图案PR可布置在第一非重叠区域NOA1中。然而，本发明不限于此，并且光致抗蚀剂图案PR也可与第三导电层400的至少一部分重叠。
接下来，参照图9，使用光致抗蚀剂图案PR作为蚀刻掩模来蚀刻第三绝缘层730、第二绝缘层720和第一绝缘层710。
具体地，当光致抗蚀剂图案PR被用作蚀刻掩模时，其中未布置有光致抗蚀剂图案PR的区域中的绝缘层730、720和710可被蚀刻。此外，在其中蚀刻绝缘层730、720和710的工艺中，导电层200、300和400可用作蚀刻掩模。因此，其中未布置有光致抗蚀剂图案PR的区域中的绝缘层730、720和710可被蚀刻，但是与导电层200、300和400重叠并且布置在导电层200、300和400下面的绝缘层730、720和710可不被蚀刻。相应地，可限定第一开口OP1、第二开口OP2和第三开口OP3。
例如，第三绝缘层730在第二非重叠区域NOA2、第三非重叠区域NOA3和第四非重叠区域NOA4中可被蚀刻，并且在第一非重叠区域NOA1中可不被蚀刻。此外，第三绝缘层730在与第三导电层400重叠的区域中可不被蚀刻。
第二绝缘层720在第二非重叠区域NOA2和第四非重叠区域NOA4中可被蚀刻，并且在第一非重叠区域NOA1和第三非重叠区域NOA3中可不被蚀刻。此外，第二绝缘层720在与第二导电层300和第三导电层400中的至少任一个重叠的区域中可不被蚀刻。
第一绝缘层710在第四非重叠区域NOA4中可被蚀刻，并且在第一非重叠区域NOA1、第二非重叠区域NOA2和第三非重叠区域NOA3中可不被蚀刻。此外，第二绝缘层720在与第一导电层200、第二导电层300和第三导电层400中的至少任一个重叠的区域中可不被蚀刻。
蚀刻第三绝缘层730、第二绝缘层720和第一绝缘层710的工艺可通过但不限于干法蚀刻工艺来执行。
在完成第三绝缘层730、第二绝缘层720和第一绝缘层710的蚀刻之后，通过剥离工艺或灰化工艺来去除光致抗蚀剂图案PR。
接下来，参照图10，在第三导电层400上形成或布置第一通孔层VIA1。第一通孔层VIA1可布置在衬底SUB的整个区域上面。第一通孔层VIA1可填充绝缘层710、720和730的蚀刻部分。
例如，第一通孔层VIA1可填充第二非重叠区域NOA2中的第二绝缘层720和第三绝缘层730的蚀刻部分。第一通孔层VIA1可填充第三非重叠区域NOA3中的第三绝缘层730的蚀刻部分。第一通孔层VIA1可填充第四非重叠区域NOA4中的第一绝缘层710、第二绝缘层720和第三绝缘层730的蚀刻部分。
在下文中，将描述其它实施例。在下面的实施例中，将省略或简要地给出与以上描述的元件相同的元件的描述，并且将主要描述差别。
图11是包括像素PX_1的显示装置的实施例的截面视图。
参照图6和图11，所示实施例中的显示装置与图6的实施例的显示装置的不同之处在于：它还包括第二半导体层500_1。
具体地，所示实施例中的显示装置还可包括第二半导体层500_1，第二半导体层500_1包括与第一半导体层100不同的材料。第一晶体管T1至第七晶体管T7中的至少任一个的有源层可包括在第二半导体层500_1中。
例如，形成第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每个的沟道的有源层可包括在第一半导体层100中，并且形成第三晶体管T3和第四晶体管T4中的每个的沟道的有源层可包括在第二半导体层500_1中。即，第一半导体层100可包括第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层，并且第二半导体层500_1可包括第三晶体管T3和第四晶体管T4的有源层，但是本发明不限于此。在这种情况下，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7为PMOS晶体管。第三晶体管T3和第四晶体管T4可为NMOS晶体管。
第二半导体层500_1可布置在第三绝缘层730上。第二半导体层500_1可布置在第三绝缘层730和第三导电层400_1之间。第二半导体层500_1可不与第一半导体层100重叠，但是本发明不限于此。
第二半导体层500_1可包括氧化物半导体。在实施例中，例如，第二半导体层500_1可包括包含铟(In)、锌(Zn)、镓(Ga)、锡(Sn)、钛(Ti)、铝(Al)、铪(Hf)、锆(Zr)、镁(Mg)等的二元化合物(ABx)、三元化合物(ABxCy)或四元化合物(ABxCyDz)。在实施例中，第二半导体层500_1可包括包含铟、锡和锌的氧化物(即，氧化铟锡锌(“ITZO”))或包含铟、镓和锌的氧化物(即，氧化铟镓锌(“IGZO”))。
显示装置还可包括布置在第二半导体层500_1上的第四绝缘层740_1、布置在第四绝缘层740_1上的第四导电层600_1和布置在第四导电层600_1上的第五绝缘层750_1。第四绝缘层740_1、第四导电层600_1和第五绝缘层750_1可布置在第二半导体层500_1和第三导电层400_1之间。第四绝缘层740_1可为栅极绝缘层，并且第五绝缘层750_1可为层间绝缘膜。
第四开口OP4可限定在第四绝缘层740_1中，并且第五开口OP5可限定在第五绝缘层750_1中。第四开口OP4可在厚度方向(第三方向DR3)上穿透第四绝缘层740_1，并且第五开口OP5可在厚度方向(第三方向DR3)上穿透第五绝缘层750_1。
第五开口OP5可布置在第五非重叠区域NOA5_1中，并且可与第一开口OP1至第四开口OP4中的至少任一个重叠。第五开口OP5可暴露第五非重叠区域NOA5_1中的第四导电层600_1。第四开口OP4可与第一开口OP1至第三开口OP3中的至少任一个重叠。
在这种情况下，在第一非重叠区域NOA1中，第四绝缘层740_1和第五绝缘层750_1可进一步布置在第三绝缘层730上。第四绝缘层740_1和第五绝缘层750_1可进一步布置在第三绝缘层730和第三导电层400_1之间。在其中第一导电层200和第二导电层300中的至少任一个被无机绝缘层暴露的区域中，第四绝缘层740_1和第五绝缘层750_1可进一步被去除。此外，在其中暴露缓冲层BF的第四非重叠区域NOA4中，第四绝缘层740_1和第五绝缘层750_1可进一步被去除。
第四导电层600_1可在厚度方向(第三方向DR3)上与第二半导体层500_1的至少一部分重叠。当第二半导体层500_1包括第三晶体管T3和第四晶体管T4的有源层时，第四导电层600_1可在以上重叠部分中包括第三晶体管T3和第四晶体管T4的栅电极。
当第二半导体层500_1包括第三晶体管T3和第四晶体管T4的有源层时，第三导电层400_1还可包括第三晶体管T3和第四晶体管T4中的每个的第一电极和第二电极。尽管在图11中仅示出了第四晶体管T4的第一电极460_1和第二电极470_1，但是本发明不限于此。第一电极460_1和第二电极470_1可通过穿透第四绝缘层740_1和第五绝缘层750_1的接触孔接触第二半导体层500_1。
所示实施例中的显示装置还可包括第五非重叠区域NOA5_1。在第五非重叠区域NOA5_1中，第四导电层600_1可不与第三导电层400_1重叠。在第五非重叠区域NOA5_1中，第四导电层600_1可被第五绝缘层750_1暴露。换言之，在第五非重叠区域NOA5_1中，第五绝缘层750_1的至少一部分可被去除，并且在第五绝缘层750_1的去除部分中可暴露第四导电层600_1。在替代实施例中，在第五非重叠区域NOA5_1中，第五绝缘层750_1的至少一部分可在厚度方向(第三方向DR3)上被穿透，以暴露第四导电层600_1。
在第五非重叠区域NOA5_1中，第五绝缘层750_1的去除部分可被填充有第一通孔层VIA1。在这种情况下，在第五非重叠区域NOA5_1中，被第五绝缘层750_1暴露的第四导电层600_1可直接接触第一通孔层VIA1，但是本发明不限于此。
第二半导体层500_1可不被无机绝缘层或导电层暴露。第二半导体层500_1的整个区域在厚度方向(第三方向DR3)上可被第四绝缘层740_1、第五绝缘层750_1、第三导电层400_1和第四导电层600_1中的至少任一个覆盖。第二半导体层500_1的整个区域可被第四绝缘层740_1、第五绝缘层750_1、第三导电层400_1和第四导电层600_1中的至少任一个覆盖。
然而，第二半导体层500_1的整个区域可不必须被第四绝缘层740_1、第五绝缘层750_1、第三导电层400_1和第四导电层600_1中的任一个覆盖，并且不同的元件也可在第二半导体层500_1的每个区域中覆盖第二半导体层500_1。
第四绝缘层740_1可布置在第二半导体层500_1和第四导电层600_1之间，并且第四绝缘层740_1和第五绝缘层750_1可布置在第二半导体层500_1和第三导电层400_1之间。
图12是显示装置1_2的实施例的平面视图。图13是图12的区域A的放大视图。图14是第二像素PX2的实施例的示例性截面视图。图12示出了第一像素区域PXA1_2和第二像素区域PXA2_2的排列。
参照图12至图14，所示实施例中的显示装置1_2可包括具有不同堆叠结构的第一像素PX1和第二像素PX2。第一像素PX1中的每个可包括与图6的实施例中的像素PX的堆叠结构(参照图6)基本上相同的堆叠结构。
第二像素PX2中的每个的导电层200和300可不被无机绝缘层暴露。换言之，第二像素PX2中的每个的导电层200和300(参照图14)可在厚度方向(第三方向DR3)上被第二绝缘层720和第三绝缘层730中的至少任一个重叠。第二像素PX2中的每个的导电层200和300可被第二绝缘层720和第三绝缘层730中的至少任一个覆盖。即，第二像素PX2中的每个的第二绝缘层720和第三绝缘层730可覆盖导电层200和300中的至少任一个。
第一开口可不限定在第一绝缘层710中，第二开口可不限定在第二绝缘层720中，并且第三开口可不限定在第三绝缘层730中。
例如，在第二像素PX2中的每个中，除其中限定接触孔的区域外，第二绝缘层720可覆盖第一导电层200的上表面和侧表面的整个区域。即，在第二像素PX2中的每个中，第二绝缘层720和第三绝缘层730中的至少任一个可布置在其中第一导电层200与第二导电层300和第三导电层400不重叠的第二非重叠区域NOA2中。此外，在第二像素PX2中的每个中，除其中限定接触孔的区域外，第三绝缘层730可覆盖第二导电层300的上表面和侧表面的整个区域。即，在第二像素PX2中的每个中，第三绝缘层730可布置在其中第二导电层300与第三导电层400不重叠的第三非重叠区域NOA3中。
所示实施例中的显示装置1_2还可包括第一像素区域PXA1_2和第二像素区域PXA2_2。第一像素PX1可布置在第一像素区域PXA1_2中，并且第二像素PX2可布置在第二像素区域PXA2_2中。
第一像素区域PXA1_2和第二像素区域PXA2_2可布置在显示区域DA中并且可彼此不重叠。第一像素区域PXA1_2可布置在第二像素区域PXA2_2外部。第一像素区域PXA1_2可布置在第二像素区域PXA2_2的在第一方向DR1上的第一侧和第二侧以及第二像素区域PXA2_2的在第二方向DR2上的第一侧和第二侧中的至少任一个上。在实施例中，例如，第一像素区域PXA1_2可布置在第二像素区域PXA2_2的在第一方向DR1上的第一侧和第二侧以及第二像素区域PXA2_2的在第二方向DR2上的第一侧和第二侧的全部上。换言之，第一像素区域PXA1_2可沿显示区域DA的边缘布置并且可围绕第二像素区域PXA2_2。在这种情况下，第一像素PX可沿显示区域DA的边缘布置并且可围绕第二像素PX2。
在与其中第一像素区域PXA1_2延伸的方向垂直的方向上布置的第一像素PX1的数量可为一个或多个。在实施例中，在图13中，例如，在第一像素区域PXA1_2在第二方向DR2上延伸的部分中，四个第一像素PX1沿第一方向DR1布置。然而，本发明不限于此，并且一个或多个第一像素PX1可被布置。
在这种情况下，由于在第一像素PX1中的每个中，绝缘层710、720和730的与导电层200、300和400重叠的部分被去除，并且去除部分被填充有第一通孔层VIA1，所以可抑制或防止沿无机绝缘层的外部冲击的传递。在实施例中，例如，施加到显示装置1_2的边缘部分的冲击可不被第一像素PX1传递到显示装置1_2中。因此，可抑制或防止显示装置1_2上的诸如亮点或暗点的缺陷，并且可提高显示装置1_2的可靠性。
此外，由于在第二像素PX2中的每个中没有去除无机绝缘层，所以可提高第二像素PX2中的每个中的结构稳定性，并且可提高导电层200、300和400的封装。因此，沿显示区域DA的边缘布置的第一像素PX1和布置在显示区域DA内部的第二像素PX2可抑制或防止施加到显示装置1_2的边缘部分的冲击传递到显示装置1_2中，并且可提高显示装置1_2的结构稳定性和导电层200、300和400的封装。
图15是显示装置1_3的实施例的平面视图。图16是图15的区域B的放大视图。
参照图15和图16，所示实施例中的显示装置1_3与图12至图14的实施例的显示装置的不同之处在于：第一像素PX1和第二像素PX2可以各种方式排列。
具体地，所示实施例中的显示装置1_3的第二像素区域PXA2_3可被第一像素区域PXA1_3分开。即，第一像素区域PXA1_3可包括横跨第二像素区域PXA2_3的格子形状，并且第二像素区域PXA2_3可布置在第一像素区域PXA1_3的格子形状中。
第二像素区域PXA2_3可进一步包括彼此分开并且沿第一方向DR1和第二方向DR2重复布置的多个重复排列单元UT。重复排列单元UT可在第一像素区域PXA1_3介于它们之间的情况下彼此间隔开。每个重复排列单元UT可被第一像素区域PXA1_3围绕。
每个重复排列单元UT可包括至少一个第二像素PX2。在实施例中，在图16中，例如，在每个重复排列单元UT中，三个第二像素PX2沿第二方向DR2布置，并且四个第二像素PX2沿第一方向DR1布置。然而，本发明不限于此。此外，每个重复排列单元UT在平面视图中可包括四边形(例如，矩形)形状。然而，本发明不限于此，并且每个重复排列单元UT在平面视图中也可具有不同形状，并且第二像素PX2也可以不同方式排列在每个重复排列单元UT中。
此外，在布置在重复排列单元UT之间的第一像素区域PXA1_3中，在与其中第一像素区域PXA1_3延伸的方向垂直的方向上布置的第一像素PX1的数量可为一个或多个。在实施例中，在图16中，例如，在布置在重复排列单元UT之间并且沿第一方向DR1延伸的第一像素区域PXA1_3中布置的第一像素PX1的数量根据第二方向DR2为一个，但是本发明不限于此。
在这种情况下，由于在第一像素PX1中的每个中，绝缘层710、720和730的与导电层200、300和400重叠的部分被去除，并且去除部分被填充有第一通孔层VIA1，所以可抑制或防止沿无机绝缘层的外部冲击的传递。此外，由于无机绝缘层在第二像素PX2中的每个中没有被去除，所以可提高第二像素PX2中的每个中的结构稳定性，并且可提高导电层200、300和400的封装。
此外，由于第二像素区域PXA2_3包括多个重复排列单元UT，并且每个重复排列单元UT被第一像素区域PXA1_3围绕，所以不仅可抑制或防止施加到显示装置1_3的边缘部分的冲击的传递，而且可抑制或防止施加到显示区域DA的外部冲击的传递。因此，可进一步提高显示装置1_3的可靠性。
在结束详细描述时，本领域技术人员将领会的是，在实质上不背离本发明的原理的情况下，可对优选实施例进行许多变化和修改。因此，所公开的本发明的优选实施例仅在一般性和描述性的意义上使用，并且不用于限制的目的。

Claims (23)

1.一种显示装置，包括：
多个第一像素；
衬底；
第一半导体层，布置在所述衬底上并且包括第一晶体管的有源层；
第一绝缘层，布置在所述第一半导体层上；
第一导电层，布置在所述第一绝缘层上并且包括所述第一晶体管的栅电极；
第二绝缘层，布置在所述第一导电层上；以及
第二导电层，布置在所述第二绝缘层上并且包括所述第一晶体管的第一电极和第二电极，
其中，在所述多个第一像素中的每个的所述第一导电层与所述第二导电层不重叠的区域中暴露所述第一导电层的第一开口限定在所述第二绝缘层中。
2.如权利要求1所述的显示装置，还包括：
第二半导体层，布置在所述第二绝缘层上并且包括第二晶体管的有源层；
第三绝缘层，布置在所述第二半导体层上；
第三导电层，布置在所述第三绝缘层上并且包括所述第二晶体管的栅电极；以及
第四绝缘层，布置在所述第三导电层上，
其中，所述第二半导体层、所述第三绝缘层、所述第三导电层和所述第四绝缘层布置在所述第二绝缘层与所述第二导电层之间。
3.如权利要求2所述的显示装置，其中，所述第四绝缘层在所述多个第一像素中的每个的所述第二导电层与所述第三导电层不重叠的区域中限定第二开口。
4.如权利要求3所述的显示装置，其中，所述第一开口与所述第二开口重叠。
5.如权利要求4所述的显示装置，其中，所述第一半导体层包括多晶硅，并且所述第二半导体层包括氧化物半导体。
6.如权利要求1所述的显示装置，其中，所述第一绝缘层和所述第二绝缘层中的至少任一个在与所述第一导电层和所述第二导电层不重叠的区域中布置在所述第一半导体层上。
7.如权利要求6所述的显示装置，其中，沿与所述衬底的主平面延伸方向垂直的厚度方向，在与所述第一导电层和所述第二导电层不重叠的所述区域中布置在所述第一半导体层上的所述第二绝缘层的厚度小于与所述第二导电层重叠的所述第二绝缘层的厚度。
8.如权利要求6所述的显示装置，其中，所述第一半导体层的整体与所述第一绝缘层、所述第二绝缘层、所述第一导电层和所述第二导电层中的至少任一个重叠。
9.如权利要求1所述的显示装置，还包括缓冲层，所述缓冲层布置在所述衬底与所述第一半导体层之间，其中，
在与所述多个第一像素中的每个的所述第一半导体层、所述第一导电层和所述第二导电层不重叠的区域中暴露所述缓冲层的第二开口限定在所述第一绝缘层中。
10.如权利要求1所述的显示装置，还包括平坦化层，所述平坦化层布置在所述第二导电层上，其中，所述第二绝缘层的所述第一开口被填充有所述平坦化层。
11.如权利要求10所述的显示装置，其中，所述平坦化层直接接触所述第一导电层。
12.如权利要求1所述的显示装置，还包括多个第二像素，其中，所述第二绝缘层在所述多个第二像素中的每个的所述第一导电层与所述第二导电层不重叠的区域中覆盖所述第一导电层的全部。
13.如权利要求12所述的显示装置，其中，在平面视图中，所述多个第二像素布置在被所述多个第一像素围绕的区域中。
14.如权利要求13所述的显示装置，还包括多个重复排列单元，其中，所述多个重复排列单元各自包括所述多个第二像素中的至少一个第二像素，并且所述多个重复排列单元通过所述多个第一像素彼此分开并且间隔开。
15.如权利要求14所述的显示装置，其中，在所述平面视图中，所述多个重复排列单元沿第一方向和垂直于所述第一方向的第二方向重复布置。
16.如权利要求13所述的显示装置，还包括显示区域和布置在所述显示区域外部的非显示区域，其中，所述多个第一像素沿所述显示区域的边缘布置。
17.一种显示装置，包括：
衬底；
半导体层，布置在所述衬底上；
第一绝缘层，布置在所述半导体层上；
第一导电图案，布置在所述第一绝缘层上；
第二绝缘层，布置在所述第一导电图案上；以及
第二导电图案，布置在所述第二绝缘层上，
其中，所述第二绝缘层布置在与所述半导体层和所述第二导电图案中的至少任一个重叠的区域中，并且不布置在所述第一导电图案与所述第二导电图案不重叠的区域中。
18.如权利要求17所述的显示装置，还包括布置在所述衬底与所述半导体层之间的缓冲层，其中，所述第一绝缘层和所述第二绝缘层在与所述半导体层、所述第一导电图案和所述第二导电图案的全部不重叠的区域中暴露所述缓冲层。
19.如权利要求17所述的显示装置，还包括平坦化层，所述平坦化层布置在所述第二导电图案上，其中，在所述第一导电图案与所述第二导电图案不重叠的所述区域中，未布置有所述第二绝缘层的区域被填充有所述平坦化层。
20.如权利要求19所述的显示装置，其中，在所述第一导电图案与所述第二导电图案不重叠的所述区域中，所述平坦化层直接接触所述第一导电图案。
21.一种制造显示装置的方法，所述方法包括：
制备衬底；
在所述衬底上布置半导体层；
在所述半导体层上形成第一绝缘层；
在所述第一绝缘层上形成第一导电层；
在所述第一导电层上形成第二绝缘层；
在所述第二绝缘层上形成第二导电层；
在与所述半导体层重叠并且与所述第一导电层和所述第二导电层不重叠的区域中形成光致抗蚀剂图案；以及
通过使用所述光致抗蚀剂图案作为蚀刻掩模蚀刻所述第二绝缘层来暴露所述第一导电层。
22.如权利要求21所述的方法，其中，蚀刻所述第二绝缘层通过干法蚀刻来执行。
23.如权利要求21所述的方法，其中，在所述第一导电层与所述第二导电层不重叠的区域中，所述第二绝缘层暴露所述第一导电层。
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* Cited by examiner, † Cited by third party
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KR102313855B1 (ko) * 2014-10-16 2021-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102366701B1 (ko) 2014-10-22 2022-02-22 엘지디스플레이 주식회사 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치
KR102317396B1 (ko) 2014-11-07 2021-10-25 엘지디스플레이 주식회사 플렉서블 유기 발광 표시 장치 및 이의 제조 방법
KR102424108B1 (ko) * 2015-11-26 2022-07-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US20170229554A1 (en) * 2016-02-05 2017-08-10 Applied Materials, Inc. High-k dielectric materials utilized in display devices
KR102631257B1 (ko) * 2016-11-18 2024-01-31 삼성디스플레이 주식회사 디스플레이 장치
KR102731295B1 (ko) 2018-12-28 2024-11-15 엘지디스플레이 주식회사 스트레쳐블 표시장치
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