CN114675529A - 一种基于can总线电平接口的并行冗余系统及方法 - Google Patents
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Abstract
本发明涉及CAN总线传输技术领域，公开了一种基于CAN总线电平接口的并行冗余系统，包括具有报文冗余备份功能的第一端点和第二端点，所述第一端点和第二端点均可以作为接收端或者发送端，所述第一端点和第二端点之间并行设有若干条总线，且所述第一端点和第二端点设置在所述总线的远端，还包括若干个具有报文冗余备份功能的中间端点，若干所述中间端点均可以作为接收端或者发送端，每个所述中间端点均与N条总线连接，用于接收N条所述总线的数据或者发送数据至N条所述总线上，本发明还公开了一种基于CAN总线电平接口的并行冗余方法。本发明在总线上并行设置了多个中间节点，每个中间节点为一台设备，从而实现了设备的并行连接。
Description
技术领域
本发明涉及CAN总线传输技术领域，具体涉及一种基于CAN总线电平接口的并行冗余系统及方法。
背景技术
随着工业技术的进步，为了进一步提升工业以太网的可靠性，出现了报文冗余备份的技术。在发送端，将每一个需要发送的报文进行复制，得到两个完全相同的报文，将这两个报文通过不同的端口发送。
但现阶段的并行冗余方法都是点对点发送接收，无法实现设备的并行连接，同时，冗余系统中的数据无重发机制。
发明内容
本发明提供一种基于CAN总线电平接口的并行冗余系统及方法，实现设备的并行连接。
本发明通过下述技术方案实现：
一种基于CAN总线电平接口的并行冗余系统，包括具有报文冗余备份功能的第一端点和第二端点，所述第一端点和第二端点均可以作为接收端或者发送端，所述第一端点和第二端点之间并行设有若干条总线，且所述第一端点和第二端点设置在所述总线的远端，还包括若干个具有报文冗余备份功能的中间端点，若干所述中间端点均可以作为接收端或者发送端，每个所述中间端点均与N条总线连接，用于接收N条所述总线的数据或者发送数据至N条所述总线上，其中，N为不小于2的正整数。
本技术方案中，在总线上并行设置了多个中间节点，每个中间节点为一台设备，从而实现了设备的并行连接，而每个中间节点均有报文冗余备份功能，使得中间节点的数据传输能够可靠实现。
作为优化，N条所述总线均由两根线缆组成，两根所述线缆上传输的信号为2线制差分信号。
作为优化，所述第一端点、第二端点和中间端点均包括FPGA和N个CAN收发器，所述CAN收发器的数量与所述总线的数量一一对应，所述FPGA内设有多冗余IP核，所述FPGA通过若干个所述CAN收发器将数据分别传输给N条总线，或者所述FPGA通过N个所述CAN收发器接收来自N条总线的数据。
作为优化，靠近所述第一端点和第二端点的CAN收发器的总线上还均设置有匹配电阻，所述匹配电阻的两端分别连接在属于同一所述总线的两根所述线缆上。
作为优化，所述中间端点的数量不大于255。
本发明还公开了一种基于CAN总线电平接口的并行冗余方法，利用上述的并行冗余系统，包括如下步骤：
步骤1、发送端接收上位机的数据，并将所述数据复制N份，N份所述数据分别发送至N条总线上；
步骤2、非发送端的端点收到来自N条总线的数据，并选取最先到达所述非发送端的端点的数据作为接收数据进行保存并解析。
作为优化，所述第一端点、第二端点和中间端点均包括FPGA和N个CAN收发器，所述FPGA内设有多冗余IP核，所述FPGA通过若干个所述CAN收发器将数据分别传输给N条总线，或者所述FPGA通过N个所述CAN收发器接收来自N条总线的数据。
作为优化，步骤1的具体实现步骤如下：
步骤1.1、所述上位机将数据发送给发送端的发送缓冲区中；
步骤1.2、所述发送端的IP核将存储在所述发送缓冲区中的所述数据复制成N份，同时，在每份所述数据上配置顺序帧和冗余帧；
步骤1.3、通过N个所述CAN收发器同时将步骤1.2配置好的数据发送在N条总线上。
作为优化，步骤2的具体实现步骤如下：
步骤2.1、所述非发送端的端点收到来自N条总线的数据并选取最先到达的数据；
步骤2.2、所述非发送端的端点接收到数据后将该数据存储在接收缓冲区，然后分别通过N条所述总线发送响应帧给发送端；
步骤2.3、所述非发送端的端点的IP核对最先到达的数据的冗余帧进行去除，并对顺序帧的ID进行解析；
步骤2.4、若所述发送端的IP核未收到所述非发送端的端点发出的响应帧，所述发送端继续通过N条总线重复发送数据若干次，若仍未收到响应帧，则所述发送端的IP核向上位机发送未回复响应帧的所述非发送端的端点的超时信息通知。
作为优化，步骤2.1中，当所述非发送端的端点收到来自N条总线的数据时，所述非发送端的端点的IP核对来自N条总线的所有数据进行对比，若来自N条总线的数据有误，则发送错误帧给发送端，所述发送端的IP核向上位机发送错误信息通知。
本发明与现有技术相比，具有如下的优点和有益效果：
1.本发明在冗余系统中设置重发机制，当发送端的IP核未收到非发送端的端点发出的响应帧，发送端继续通过N条总线重复发送数据若干次，若仍未收到响应帧，则所述发送端的IP核向上位机发送未回复响应帧的所述非发送端的端点的超时信息通知，这样可以及时让上位机得知哪个端点故障。
2.本发明在总线上并行设置了多个中间节点，每个中间节点为一台设备，从而实现了设备的并行连接。
附图说明
为了更清楚地说明本发明示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。在附图中：
图1为本发明所述的一种基于CAN总线电平接口的并行冗余系统的系统结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
一种基于CAN总线电平接口的并行冗余系统，包括具有报文冗余备份功能的第一端点和第二端点，所述第一端点和第二端点均可以作为接收端或者发送端，所述第一端点和第二端点之间并行设有若干条总线，且所述第一端点和第二端点设置在所述总线的远端，还包括若干个具有报文冗余备份功能的中间端点，若干所述中间端点均可以作为接收端或者发送端，每个所述中间端点均与N条总线连接，用于接收N条所述总线的数据或者发送数据至N条所述总线上，其中，N为不小于2的正整数。
本实施例中，所述第一端点、第二端点和中间端点均包括FPGA和N个CAN收发器，所述CAN收发器的数量与所述总线的数量一一对应，所述FPGA内设有多冗余IP核，所述FPGA通过若干个所述CAN收发器将数据分别传输给N条总线，或者所述FPGA通过N个所述CAN收发器接收来自N条总线的数据。靠近所述第一端点和第二端点的CAN收发器的总线上还均设置有匹配电阻，所述匹配电阻的两端分别连接在属于同一所述总线的两根所述线缆上。在第一个端点和第二个端点加匹配电阻，是CAN总线驱动特性决定的，此为现有技术，就不再赘述了。
如图1所示，N取值为2，即FPGA内设有双冗余IP核。第一端点定义为端点A，第二端点定义为端点B。并行冗余系统由端点A(FPGA(A00)、CAN收发器(A01)、CAN收发器(A02)、匹配电阻RA1、匹配电阻RA2)、端点B(FPGA(B00)、CAN收发器(B01)、CAN收发器(B02)、匹配电阻RB1、匹配电阻RB2)、端点N((FPGA(N00)、CAN收发器(N1)、CAN收发器(N2))组成、总线A、总线B，其中FPGA端、CAN收发器可相同，也可不同。匹配电阻RA1、RB1需挂在总线A上(这里仅利用CAN收发器的电气特性，即仅借用CAN总线这种电平，来做本发明的冗余系统)，RA2、RB2需挂在总线B上，所用元器件均为国产元器件，中间端点最多可以有255个，中间端点不接匹配电阻，节点A和节点B需接在总线远端。总线A与总线B一致，传输的信号均为2线制差分信号。这里将中间端点设置255，是由CAN总线的ID个数决定，最多只能有255个。当然，中间端点的数量可以任意个数量，通过将ID数量自定义为任意个数即可。
差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的逻辑状态。
使用差分信号具有如下好处：
第一个好处是，因为你在控制'基准'电压，所以能够很容易地识别小信号。在一个地做基准，单端信号方案的系统里，测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远，他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关，而在某一范围内。
第二个好处是，它对外部电磁干扰(EMI Electromagnetic Interference)是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外，差分信号比单端信号生成的EMI还要少。
第三个好处是，在一个单电源系统，能够从容精确地处理'双极'信号。为了处理单端，单电源系统的双极信号，我们必须在地和电源干线之间某任意电压处(通常是中点)建立一个虚地。用高于虚地的电压来表示正极信号，低于虚地的电压来表示负极信号。接下来，必须把虚地正确地分布到整个系统里。而对于差分信号，不需要这样一个虚地，这就使我们处理和传播双极信号有一个高真度，而无须依赖虚地的稳定性。
在FPGA的内部构建一个双冗余的IP核，该IP核遵循自定义并行冗余协议，使端点A或端点B或端点N在端点处实现冗余。
以2份冗余数据为例：处理器将要发送的数据准备好，发送至FPGA的缓冲区，FPGA将接收到的数据在原始数据上的末端加入顺序帧、冗余帧(现用的顺序帧是0到65535(目前暂时用了这么多)，冗余帧是第一通道定义为0010，第二通道为0011(这样定义有数据跳变，可避免出错))，整个加数据帧的过程就是实现冗余信息流协议的过程。在端点上的所有设备解码和组码都遵循这个自定义并行冗余协议。
实施例2
本发明还公开了一种基于CAN总线电平接口的并行冗余方法，利用实施例1的并行冗余系统，包括如下步骤：
步骤1、发送端接收上位机的数据，并将所述数据复制N份，N份所述数据分别发送至N条总线上。
具体实现步骤如下：
步骤1.1、所述上位机将数据发送给发送端的发送缓冲区中；
步骤1.2、所述发送端的IP核将存储在所述发送缓冲区中的所述数据复制成N份，同时，在每份所述数据上配置顺序帧和冗余帧；顺序帧用于记录数据的顺序，顺序帧和冗余帧均在数据的最末端。
步骤1.3、通过N个所述CAN收发器同时将步骤1.2配置好的数据发送在N条总线上。
步骤2、非发送端的端点收到来自N条总线的数据，并选取最先到达所述非发送端的端点的数据作为接收数据进行保存并解析。
具体实现步骤如下：
步骤2.1、所述非发送端的端点收到来自N条总线的数据并选取最先到达的数据；
步骤2.2、所述非发送端的端点接收到数据后将该数据存储在接收缓冲区，然后分别通过N条所述总线发送响应帧给发送端；
步骤2.3、所述非发送端的端点的IP核对最先到达的数据的冗余帧进行去除，并对顺序帧的ID进行解析；
步骤2.4、若所述发送端的IP核未收到所述非发送端的端点发出的响应帧，所述发送端继续通过N条总线重复发送数据若干次，若仍未收到响应帧，则所述发送端的IP核向上位机发送未回复响应帧的所述非发送端的端点的超时信息通知。
以端点B为发送端为例。
上位机拟发数据发送至端点B的发送缓冲区中，端点B的IP核读取发送缓冲区中的数据，并将该数据复制成2份，然后加上顺序帧、冗余帧，分别发送至总线A和总线B上。
端点A或端点N接收到总线A和B上的数据，在IP内去掉冗余帧，假设A总线数据先到，此时丢弃B总线的数据，选取A总线的数据，对帧的ID进行解析，目的地为到本端点数据时，在总线上回复响应帧(A、B总线冗余同时发)。因为在总线上有很多端点，每个点端点每时每刻都会对总线数据解析，对比数据，看是否目的地为自己的，如果是，就做响应的处理。
本实施例中，步骤2.1中，当所述非发送端的端点收到来自N条总线的数据时，所述非发送端的端点的IP核对来自N条总线的所有数据进行对比，若来自N条总线的数据有误(指N条总线的数据不一样)，则发送错误帧给发送端，所述发送端的IP核向上位机发送错误信息通知。
通过在IP核设置数据校验机制，在发送冗余帧后(因为冗余帧是排在数据的最后端，因此，在发送冗余帧后，代表该帧数据发送完毕)，对方端点可将总线A和总线B的数据接收对比，若数据有误，则反馈数据错误帧(数据错误帧可进行配置)。目前，数据错误帧的配置方法为，根据不同顺序帧的错误，反馈错误码，错误码会将顺序帧号加上，发送端收到错误帧后，会根据接收到的错误帧中的顺序帧进行对应顺序帧的数据的重发机制。
IP核数据的传输过程中，总线A或总线B故障时，数据传输不中断，具备端点续接能力，可实现0丢数。
每个端点均可作为主设备发送接收数据，根据总线上高低电平状态，决定本端点是否可进行数据发送，发送缓冲区与接收缓冲区为不同区间。这相当于一个仲裁机制，只有在总线没被占用时，才能进行响应的处理，定时检测总线占用时间、总线是否有高低跳变，若其中一条总线有问题时，从另外一条总线发送，若两条都有问题时，则报故障。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于CAN总线电平接口的并行冗余系统，包括具有报文冗余备份功能的第一端点和第二端点，所述第一端点和第二端点均可以作为接收端或者发送端，所述第一端点和第二端点之间并行设有若干条总线，且所述第一端点和第二端点设置在所述总线的远端，其特征在于，还包括若干个具有报文冗余备份功能的中间端点，若干所述中间端点均可以作为接收端或者发送端，每个所述中间端点均与N条总线连接，用于接收N条所述总线的数据或者发送数据至N条所述总线上，其中，N为不小于2的正整数。
2.根据权利要求1所述的一种基于CAN总线电平接口的并行冗余系统，其特征在于，N条所述总线均由两根线缆组成，两根所述线缆上传输的信号为2线制差分信号。
3.根据权利要求2所述的一种基于CAN总线电平接口的并行冗余系统，其特征在于，所述第一端点、第二端点和中间端点均包括FPGA和N个CAN收发器，所述CAN收发器的数量与所述总线的数量一一对应，所述FPGA内设有多冗余IP核，所述FPGA通过若干个所述CAN收发器将数据分别传输给N条总线，或者所述FPGA通过N个所述CAN收发器接收来自N条总线的数据。
4.根据权利要求3所述的一种基于CAN总线电平接口的并行冗余系统，其特征在于，靠近所述第一端点和第二端点的CAN收发器的总线上还均设置有匹配电阻，所述匹配电阻的两端分别连接在属于同一所述总线的两根所述线缆上。
5.根据权利要求1所述的一种基于CAN总线电平接口的并行冗余系统，其特征在于，所述中间端点的数量不大于255。
6.一种基于CAN总线电平接口的并行冗余方法，利用权利要求1-5任一所述的一种基于CAN总线电平接口的并行冗余系统，其特征在于，包括如下步骤：
步骤1、发送端接收上位机的数据，并将所述数据复制N份，N份所述数据分别发送至N条总线上；
步骤2、非发送端的端点收到来自N条总线的数据，并选取最先到达所述非发送端的端点的数据作为接收数据进行保存并解析。
7.根据权利要求6所述的一种基于CAN总线电平接口的并行冗余方法，其特征在于，所述第一端点、第二端点和中间端点均包括FPGA和N个CAN收发器，所述FPGA内设有多冗余IP核，所述FPGA通过若干个所述CAN收发器将数据分别传输给N条总线，或者所述FPGA通过N个所述CAN收发器接收来自N条总线的数据。
8.根据权利要求7所述的一种基于CAN总线电平接口的并行冗余方法，其特征在于，步骤1的具体实现步骤如下：
步骤1.1、所述上位机将数据发送给发送端的发送缓冲区中；
步骤1.2、所述发送端的IP核将存储在所述发送缓冲区中的所述数据复制成N份，同时，在每份所述数据上配置顺序帧和冗余帧；
步骤1.3、通过N个所述CAN收发器同时将步骤1.2配置好的数据发送在N条总线上。
9.根据权利要求7所述的一种基于CAN总线电平接口的并行冗余方法，其特征在于，步骤2的具体实现步骤如下：
步骤2.1、所述非发送端的端点收到来自N条总线的数据并选取最先到达的数据；
步骤2.2、所述非发送端的端点接收到数据后将该数据存储在接收缓冲区，然后分别通过N条所述总线发送响应帧给发送端；
步骤2.3、所述非发送端的端点的IP核对最先到达的数据的冗余帧进行去除，并对顺序帧的ID进行解析；
步骤2.4、若所述发送端的IP核未收到所述非发送端的端点发出的响应帧，所述发送端继续通过N条总线重复发送数据若干次，若仍未收到响应帧，则所述发送端的IP核向上位机发送未回复响应帧的所述非发送端的端点的超时信息通知。
10.根据权利要求9所述的一种基于CAN总线电平接口的并行冗余方法，其特征在于，步骤2.1中，当所述非发送端的端点收到来自N条总线的数据时，所述非发送端的端点的IP核对来自N条总线的所有数据进行对比，若来自N条总线的数据有误，则发送错误帧给发送端，所述发送端的IP核向上位机发送错误信息通知。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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