CN114664849A - 三维存储器及其制作方法、存储系统 - Google Patents

Abstract

本公开提供了一种三维存储器及其制作方法、存储系统，涉及半导体芯片技术领域，旨在降低形成深宽比较大的沟道孔的工艺难度。三维存储器的制作方法包括：在衬底上形成初始叠层结构，初始叠层结构包括交替叠置的牺牲层和第一介质层。形成贯穿初始叠层结构的开口。沿平行于衬底的方向，去除牺牲层中靠近开口的部分，形成第一凹陷部。在具有第一凹陷部的开口的内壁上形成材料层，材料层的表面上具有位于第一凹陷部中的第二凹陷部。在第二凹陷部中形成保护部，材料层中被保护部遮挡的部分为第一部分，其余部分为第二部分。对材料层的第二部分进行改性。去除保护部和材料层的第一部分。

Description

三维存储器及其制作方法、存储系统

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制作方法、存储系统。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。在3D NAND中，存储单元三维地设置，可以形成阵列排布的存储单元串。

为了进一步地提高3D NAND的存储密度，还可以在一定面积的表面上设置更多的存储单元串。示例性地，可以将存储单元串中的沟道结构的尺寸减小。为了减小沟道结构的尺寸，可以将设置有沟道结构的沟道孔的尺寸减小。这样，将使得沟道孔的深宽比增大。而高深宽比刻蚀工艺的工艺难度较大，且形成的沟道孔形貌也存在较多缺陷，例如翘曲(bow)、条纹(striation)以及沟道孔的尺寸不均匀等，影响3D NAND的性能。

发明内容

本公开的实施例提供一种三维存储器及其制作方法、存储系统，旨在降低形成深宽比较大的沟道孔的工艺难度。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种三维存储器的制作方法。三维存储器的制作方法包括：在衬底上形成初始叠层结构，初始叠层结构包括交替叠置的牺牲层和第一介质层。形成贯穿初始叠层结构的开口。沿平行于衬底的方向，去除牺牲层中靠近所述开口的部分，形成第一凹陷部。在具有第一凹陷部的开口的内壁上形成材料层，材料层的表面上具有位于第一凹陷部中的第二凹陷部。在第二凹陷部中形成保护部，材料层中被保护部遮挡的部分为第一部分，其余部分为第二部分。对材料层的第二部分进行改性。去除保护部和材料层的第一部分。

在一些实施例中，保护部包括第一端部和第二端部，且沿平行于衬底的方向，第二端部相较于第一端部远离牺牲层。

在一些实施例中，第二端部沿垂直于衬底的方向的尺寸，大于或大致等于牺牲层的厚度。

在一些实施例中，三维存储器的制作方法还包括：在形成材料层的步骤之前，修整第一凹陷部的侧壁，使得第一凹陷部的侧壁中远离牺牲层的部分为弧形，第一凹陷部的侧壁由所述第一介质层形成。第二凹陷部的侧壁中远离牺牲层的部分为弧形，保护部与第二凹陷部的侧壁中弧形的部分接触。

在一些实施例中，第一凹陷部的凹陷深度大于材料层的厚度。

在一些实施例中，在第二凹陷部中形成保护部包括：在材料层上形成掩膜层，掩膜层填充第二凹陷部。去除掩膜层的一部分，形成保护部。

在一些实施例中，对所述材料层的第二部分进行改性包括：氧化所述材料层的第二部分。

在一些实施例中，材料层的材料为多晶硅或氮化硅。

在一些实施例中，具有第一凹陷部的开口延伸至衬底内，材料层还覆盖衬底中被具有第一凹陷部的开口露出的表面。

在一些实施例中，三维存储器的制作方法还包括：在第三凹陷部中形成填充部，第三凹陷部是通过去除保护部和所述材料层的第一部分形成的。

在一些实施例中，填充部的材料与牺牲层的材料相同。

在一些实施例中，在第三凹陷部中形成填充部包括：在具有第三凹陷部的开口的内壁上形成第二介质层，所述第二介质层填充第三凹陷部。去除第二介质层的一部分，形成填充部。

在一些实施例中，三维存储器的制作方法还包括：在去除保护部和材料层的第一部分之后，在开口中形成半导体沟道。

另一方面，提供一种三维存储器。三维存储器包括叠层结构和沟道结构。沟道结构包括交替叠置的栅极层和第三介质层。沟道结构贯穿叠层结构。其中，第三介质层包括第一介质层和扩充部，扩充部设置在第一介质层和沟道结构之间。

在一些实施例中，在三维存储器的厚度方向上，扩充部的尺寸小于或大于第一介质层的厚度。

在一些实施例中，第三介质层与沟道结构接触的侧面和栅极层与沟道结构接触的侧面大致齐平，或者，第三介质层与沟道结构接触的侧面突出于栅极层与沟道结构接触的侧面。

在一些实施例中，第三介质层中，第一介质层和扩充部的材料相同，或者，扩充部的材料包含的元素比第一介质层的材料包含的元素多。

在一些实施例中，第一介质层的材料包括氧化硅。扩充部的材料包括氧化硅或氮氧化硅中的至少一种。

又一方面，提供一种存储系统。所述存储系统包括控制器和如上的一些实施例所述的三维存储器，所述控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。

在本公开的实施例提供的三维存储器的制作方法中，首先在初始叠层结构中形成贯穿初始叠层结构的开口(下文中称为初始开口)，然后执行后续步骤，可以将改性后的材料层的第二部分保留在初始开口中。这样，在执行该制作方法而形成的开口(可以称为最终开口，该开口例如为沟道孔)中，具有材料层的第二部分处的尺寸可以比初始开口的尺寸小，即，执行该制作方法，可以缩小初始开口的至少一部分处的尺寸，使得最终开口的至少一部分处的尺寸可以较小。此外，在本公开的实施例提供的三维存储器的制作方法中，还可以去除材料层的第一部分，使得后续形成的栅极层可以与设置在最终开口中的半导体沟道耦接，以形成存储单元晶体管。基于上述，在制作三维存储器时，可以先形成深宽比较小的初始开口，之后通过执行上述制作方法，可以形成尺寸更小(深宽比较大)的最终开口，该最终开口可以作为沟道孔，这样，可以降低形成深宽比较大的沟道孔的工艺难度。

可以理解地，本公开的上述实施例提供的三维存储器可以通过上述三维存储器的制作方法制作得到，本公开的上述实施例提供的存储系统包括上述三维存储器，其所能达到的有益效果可参考上文中三维存储器的制作方法的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的三维存储器的立体结构示意图；

图2为图1中的三维存储器的等效电路图；

图3为图1所示的三维存储器中一个存储单元串沿剖面线AA的剖面图；

图4为图1所示的三维存储器中多个沟道结构的俯视图；

图5为图4中位置相邻的两个沟道结构的局部放大图；

图6为根据一些实施例的三维存储器的制作方法的流程图；

图7A～图7M为根据一些实施例的三维存储器的制作方法的工艺流程图；

图8为图7C中的初始叠层结构中区域A的局部放大图；

图9为图7D中的初始叠层结构中区域B的局部放大图；

图10A为图7E中的初始叠层结构中区域C的局部放大图；

图10B为图7E中的初始叠层结构中区域C的局部放大图；

图11A为根据一些实施例的三维存储器的制作方法的工艺流程图；

图11B为图11A中的初始叠层结构的区域D的局部放大图；

图11C为根据一些实施例的三维存储器的制作方法中第二凹陷部的结构图；

图12A为根据一些实施例的三维存储器的制作方法的工艺流程图；

图12B为根据一些实施例的三维存储器的制作方法的工艺流程图；

图13A为根据一些实施例的三维存储器的制作方法的工艺流程图；

图13B为根据一些实施例的三维存储器的制作方法的工艺流程图；

图14为根据一些实施例的三维存储器的结构图；

图15A为图14中的三维存储器中区域E的局部放大图；

图15B为图14中的三维存储器中区域E的局部放大图；

图15C为图14中的三维存储器中区域E的局部放大图；

图16为根据一些实施例的三维存储器的结构图；

图17为根据一些实施例的三维存储器的结构图；

图18为根据一些实施例的存储系统的框图；

图19为根据一些实施例的存储系统的框图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在一表面(例如衬底的表面)上阵列布置，且沿垂直于该表面的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于该表面。

本公开的实施例提供一种三维存储器。图1为三维存储器的立体结构图。图2为图1中的三维存储器的等效电路图。图3为图1中三维存储器的一个存储单元串沿剖面线AA’的截面图。

参见图1，三维存储器1包括叠层结构100。叠层结构100包括交替层叠的栅极层G和第三介质层(图1中未示出，将在下文进行说明)。栅极层G和第三介质层沿第一方向X延展。叠层结构100可以具有台阶形貌。

三维存储器1还包括沿三维存储器1的厚度方向(例如平行于第三方向Z)贯穿各个栅极层G的至少一个(例如，一个；又如，多个)沟道结构200。一沟道结构200可以将各层栅极层G串接起来，形成存储单元串NS。

三维存储器1还可以包括源端SL。源端SL可以与一个或多个沟道结构200耦接。

三维存储器1还可以包括阵列互联层10。阵列互联层10可以包括至少一个(例如，一个；又如，多个)位线BL，一位线BL可以与一个或多个存储单元串NS耦接。

参见图1～图3，一存储单元串NS(例如每个存储单元串NS)可以包括多个存储单元晶体管MC(在本文中被称为存储单元MC)，例如存储单元MC1～MC4。多个存储单元MC可以相互串联。存储单元MC可以被配置为存储数据。

在一些实施例中，存储单元串NS还可以包括位于相互串联的各个存储单元MC两侧的至少一个(例如，一个；又如，多个)串选择晶体管SST和至少一个(例如，一个；又如，多个)地选择晶体管GST。其中，至少一个串选择晶体管SST和至少一个地选择晶体管GST可以与各个存储单元MC串联。并且，一串选择晶体管SST的一极(例如漏极)可以与位线BL耦接，一地选择晶体管GST的一极(例如源极)可以与源端SL耦接。

相应地，在叠层结构100中，沿第三方向Z，多层栅极层G中位于最下方(例如最靠近源端SL)的栅极层G可以被构造为源端选择栅SGS，一源端选择栅SGS可以被配置为一个或多个地选择晶体管GST的栅极。多层栅极层G中位于最上方(例如最远离源端SL)的栅极层G可以被构造为漏端选择栅SGD，一漏端选择栅SGD可以被配置为一个或多个串选择晶体管SST的栅极。多层栅极层G中位于中间层的栅极层G可以被构造为多条字线WL(例如包括字线WL0～WL4)，一字线WL可以被配置为一存储单元晶体管MC的栅极。

在一些实施例中，三维存储器10可以包括多个存储单元串NS，多个存储单元串NS在XY平面(例如为第一方向X和第二方向Y确定的平面)上可以呈阵列分布。相应地，多个存储单元串NS的沟道结构200在XY平面上也可以呈阵列分布。示例性地，图4为三维存储器中多个存储单元串的俯视图，示出了多个沟道结构。需要说明的是，图4中省略了沟道结构的具体结构。参见图4，多个沟道结构200排列成沿第二方向Y依次分布的多个沟道行，位于各奇数个沟道行中的沟道结构200可以阵列布置，位于各偶数个沟道行中的沟道结构200可以阵列布置。并且，位置相邻的两个沟道行中的各个沟道结构200可以是错开的。这样，多个沟道结构200(或存储单元串)可以形成交错柱形阵列。

继续参见图1～图3，为了实现更高的存储密度，可以将一存储单元串NS中存储单元MC的个数增加。示例性地，可以提高三维存储器10中堆叠结构的堆叠层数，增加栅极层G的个数，以实现增加一存储单元串NS中存储单元MC的个数。

然而，在三维存储器10的制作工艺中，需要先形成沿三维存储器10的厚度方向延伸的沟道孔，例如，可以通过刻蚀工艺形成沟道孔。而后，在沟道孔中形成沟道结构。当三维存储器中堆叠结构的堆叠层数增加时，沟道孔的深宽比将增大。高深宽比刻蚀工艺的工艺难度较大，且形成的沟道孔形貌也存在较多缺陷，例如翘曲(bow)、条纹(striation)以及沟道孔的尺寸不均匀等。

参见图4，为了实现更高的存储密度，还可以在一定面积的XY平面上设置更多的沟道结构200。示例性地，可以将沟道结构200的尺寸减小，还可以将相邻两个沟道结构200之间的距离缩小。相应地，在半导体结构的制作工艺中，可以将沟道孔CH的尺寸减小，还可以将相邻两个沟道孔CH之间的距离缩小，也可以说，将相邻两个沟道孔CH的边缘的最小距离缩小。

示例性地，参见图5，图5为图4中位置相邻的两个沟道结构的局部放大图。沟道孔CH的尺寸可以通过沟道孔CH的关键尺寸(Critical Dimension，可以简称为CD)来表征。其中，沟道孔CH的关键尺寸CD可以是沟道孔CH的平均直径。此外，两个相邻沟道孔CH之间的距离可以为这两个沟道孔CH的中心(例如圆心)之间的距离P(Pitch)。当各个沟道孔CH的关键尺寸CD大致相等时，相邻两个沟道孔CH的边缘的最小距离SP(可以称为沟道孔间距，Channel Hole Space，CH Space)可以等于这两个沟道孔CH的中心之间的距离P与一沟道孔CH的关键尺寸CD的差值。

基于上述，当沟道孔CH的关键尺寸CD减小时，沟道孔CH的深宽比也相应增大。高深宽比刻蚀工艺的工艺难度较大，通过深孔刻蚀工艺形成尺寸较小的沟道孔CH较为困难。

此外，在三维存储器的制作工艺中，可以先形成初始叠层结构，初始叠层结构包括交替叠置的牺牲层和第一介质层。可以在初始叠层结构中形成沟道孔CH和沟道结构200，之后，可以去除牺牲层，并在去除牺牲层后形成的牺牲间隙中形成栅极层。当相邻两个沟道孔CH的边缘的最小距离SP缩小时，去除两个沟道孔CH之间的牺牲层材料的工艺难度也相应增大。并且，去除两个沟道孔CH之间的牺牲层材料后，由于相邻两个沟道孔CH的边缘的最小距离SP较小，在该较小的距离中填充栅极层材料的工艺难度也较大，并且填充在该较小的距离中的栅极层的电阻较大，进而影响栅极层的电学性能，从而影响三维存储器的电性。

为了解决上述问题，本公开的一些实施例提供了一种三维存储器的制作方法。通过该三维存储器的制作方法，可以制作上述任一实施例中的三维存储器。

图6为一些实施例中的三维存储器的制作方法的流程图。图7A～图7J为一些实施例中的三维存储器的制作方法的工艺流程图。

参见图6和图7A～图7J，三维存储器的制作方法包括以下步骤：

S1、在衬底上形成初始叠层结构，初始叠层结构包括交替叠置的牺牲层和第一介质层。

参见图7A，衬底S的材料可以包括非结晶硅、多晶硅、单晶硅、单晶锗、III-V族化合物半导体材料、II-VI族化合物半导体材料以及其他合适的半导体材料中的一种或多种。衬底S也可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。在一些实施例中，衬底S的材料为单晶硅。

初始叠层结构300可以包括至少一个(例如，一个；又如，多个)牺牲层310和至少一个(例如，一个；又如，多个)第一介质层320。并且，各个牺牲层310和各个第一介质层320交替叠置。示例性地，在初始叠层结构300的厚度方向(例如平行于第三方向Z)上，相邻两个牺牲层310之间设置有一个第一介质层320，并且，相邻两个第一介质层320之间设置有一个牺牲层310。

牺牲层310的材料可以为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，牺牲层310的材料为氮化硅。

第一介质层320的材料可以为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。在一些实施例中，第一介质层320的材料为氧化硅。

牺牲层310的材料和第一介质层320的材料可以相互配合。示例性地，在三维存储器的制作工艺中，可以通过刻蚀工艺去除牺牲层310而保留第一介质层320，以便后续在去除牺牲层310而形成的空隙中形成栅极层。在上述刻蚀工艺中，牺牲层310的材料与第一介质层320的材料的刻蚀选择比可以较大。需要说明的是，在本文中，A与B的刻蚀选择比可以意指，在一定的刻蚀条件下(例如使用一种刻蚀剂进行刻蚀)，A的刻蚀速率与B的刻蚀速率的比值。基于上述，牺牲层310的材料与第一介质层320的材料的刻蚀选择比较大可以意指，在一定的刻蚀条件下，牺牲层310的材料的刻蚀速率比第一介质层320的材料的刻蚀速率快。这样，在通过刻蚀工艺去除牺牲层310而保留第一介质层320的工艺中，可以去除牺牲层310的材料而保留第一介质层320的材料。

在一些实施例中，可以通过薄膜沉积工艺在衬底S上形成牺牲层310和第一介质层320。薄膜沉积工艺例如为化学气相沉积法(Chemical Vapor Deposition，可以简称为CVD)、物理气相沉积法(Physical Vapor Deposition，可以简称为PVD)、原子层沉积法(Atomic Layer Deposition，可以简称为ALD)或电镀工艺中的一种或多种的组合。

S2、形成贯穿初始叠层结构的开口。

参见图7B，开口H1贯穿初始叠层结构300，因此，开口H1可以露出初始叠层结构300中各个牺牲层310的侧面310a。其中，牺牲层310的侧面(例如侧面310a)可以是牺牲层310沿平行于衬底S的方向(也可以是垂直于三维存储器厚度方向的方向，也可以是垂直于初始叠层结构300厚度方向的方向，例如平行于XY平面)分布的表面。类似地，开口H1还可以露出初始叠层结构300中各个第一介质层320的侧面320a，其中，第一介质层320的侧面(例如侧面320a)可以是第一介质层320沿平行于衬底S的方向分布的表面。

此外，一牺牲层的侧面310a和与该牺牲层位置相邻的第一介质层的侧面320a可以大致齐平。在本文中，A与B大致齐平可以包括A与B完全齐平，还可以包括A与B之间具有可接受的偏差范围内的距离。具体地，一牺牲层的侧面310a和与该牺牲层位置相邻的第一介质层的侧面320a大致齐平可以包括侧面310a与侧面320a完全齐平，还可以包括侧面310a与侧面320a之间的距离小于或等于开口H1沿第一方向X的尺寸(例如开口H1沿第一方向X的平均尺寸)的5％。

在一些实施例中，开口H1可以延伸至衬底S。开口H1延伸至衬底S可以意指以下两种情况中的一种：其一，开口H1的底部可以与衬底S和初始叠层结构300之间的界面IF1齐平。其二，开口H1的底部可以突出衬底S和初始叠层结构300之间的界面IF1。由于开口H1延伸至衬底S，因此，开口H1还可以露出衬底S的一部分。

可以通过刻蚀工艺形成开口H1。刻蚀工艺例如为干法刻蚀或湿法刻蚀。示例性地，可以在初始叠层结构300上形成带有开口的掩膜层，掩膜层的材料例如包括光刻胶材料。以该掩膜层为掩膜，通过各向异性刻蚀工艺，可以形成开口H1。

S3、沿平行于衬底的方向，去除牺牲层中靠近开口的部分，形成第一凹陷部。

参见图7B、图7C和图8，其中，图8为图7C中的初始叠层结构中区域A的局部放大图，示出了一第一凹陷部的结构。沿平行于衬底S的方向(例如平行于XY平面)，去除图7B中的牺牲层310中靠近开口H1的部分，可以形成图7C中的牺牲层的侧面310b。基于此，图7C中的牺牲层的侧面310b相比于图7B中的牺牲层的侧面310a内缩。

第一凹陷部R1由牺牲层310的侧面310b和牺牲层310两侧的第一介质层320围成。其中，牺牲层310两侧的第一介质层320例如为沿垂直于衬底S的方向(例如平行于第三方向Z)位于牺牲层310的两侧的第一介质层320，例如第一介质层321和第一介质层322。

基于上述，沿平行于衬底的方向，去除一个或多个牺牲层310中靠近开口H1(参见图7B)的部分，可以形成开口H2(参见图7C)，开口H2具有一个或多个第一凹陷部R1。也可以说，开口H2可以露出一个或多个牺牲层310的侧面310b和多个第一介质层320的侧面320a，并且，牺牲层的侧面310b相比于第一介质层的侧面320a更远离开口H2的轴线H2c。

在一些实施例中，初始叠层结构300包括多个牺牲层310和多个第一介质层320。在步骤S3中，可以去除多个(例如每个)牺牲层310靠近开口H1的部分，可以形成多个第一凹陷部R1。示例性地，在垂直于衬底S的方向(例如平行于第三方向Z)上，每相邻两个第一介质层320之间均可以设置一个第一凹陷部R1。

可以通过刻蚀工艺(例如干法/湿法刻蚀工艺)去除牺牲层310中邻近开口H1的部分。可以选择合适的刻蚀剂，使得在刻蚀工艺中，牺牲层310的材料的刻蚀速率大于第一介质层320的材料的刻蚀速率，可以去除较多的牺牲层310的材料而去除较少的(或不去除)第一介质层320的材料，以形成第一凹陷部R1。

S4、在具有第一凹陷部的开口的内壁上形成材料层。材料层的表面上具有位于第一凹陷部中的第二凹陷部。

参见图7C和图7D，可以在开口H2的内壁上形成材料层400。在开口H2的内壁上形成材料层400后，可以形成开口H3，开口H3可以露出材料层400。

在一些实施例中，材料层400的材料为多晶硅。在另一些实施例中，材料层400的材料为氮化硅。材料层400的材料还可以为其他合适的材料，本公开的实施例对此不作限制。

可以通过薄膜沉积工艺形成材料层400。薄膜沉积工艺例如为化学气相沉积法(Chemical Vapor Deposition，可以简称为CVD)、物理气相沉积法(Physical VaporDeposition，可以简称为PVD)、原子层沉积法(Atomic Layer Deposition，可以简称为ALD)或电镀工艺中的一种或多种的组合。

在一些实施例中，形成材料层400的工艺是均匀膜厚的薄膜沉积工艺，因此，材料层400可以在被开口H2露出的表面上共形地形成，即，在由开口H2露出的表面上，可以形成连续分布的材料层400。此时，开口H3的内壁可以由材料层400形成。

此外，在一些实施例中，由于材料层400可以在被开口H2露出的表面上共形地形成，因此，初始叠层结构300中暴露的表面以及衬底S暴露的表面上也可以沉积材料层400的材料。示例性地，材料层400的一部分还可以位于初始叠层结构300远离衬底S的表面300a上。又示例性地，具有第一凹陷部R1的开口H2延伸至衬底S内。其中，关于开口H2延伸至衬底S内的说明可以参照上文中对于开口H1延伸至衬底S的说明，在此不再赘述。由于开口H2延伸至衬底S内，因此，材料层400还覆盖衬底S中被具有第一凹陷部R1的开口H2露出的表面Sa。

由于开口H2具有第一凹陷部R1，因此，材料层400的表面400a上具有一个或多个第二凹陷部R2，一第二凹陷部R2(例如每个第二凹陷部R2)位于一第一凹陷部R1中。也可以说，开口H3具有一个或多个第二凹陷部R2。

参见图9，图9为图7D中的初始叠层结构的区域B的局部放大图。在一些实施例中，第一凹陷部R1的凹陷深度R1h大于材料层400的厚度400h。这样，第二凹陷部R2的凹陷深度R2h可以较大，有利于后续在第二凹陷部R2中形成保护部。示例性地，第一凹陷部R1的凹陷深度R1h可以为6nm、7nm、8nm、9nm、或10nm。材料层400的厚度400h可以为3nm、4nm或5nm。

S5、在第二凹陷部中形成保护部，材料层中被保护部遮挡的部分为第一部分，其余部分为第二部分。

参见图7E，可以在一第二凹陷部R2(例如每个第二凹陷部R2)中形成一个保护部M。

保护部M的材料可以为无机材料，示例性地，保护部M的材料为Al₂O₃。

参见图7E和图10A，其中，图10A为图7E中的初始叠层结构中区域C的局部放大图。材料层400被保护部M遮挡可以意指沿平行于衬底S的方向(例如平行于XY平面)，材料层400上设置有保护部M。基于此，在材料层400中，沿平行于衬底S的方向(例如平行于XY平面)正对保护部M的部分可以为被保护部M遮挡的第一部分410，其余部分为第二部分420。

在一些实施例中，参见图7E和图10B，其中，图10B为图7E中的初始叠层结构中区域C的局部放大图。保护部M包括第一端部M1和第二端部M2。其中，沿平行于衬底S的方向(例如平行于XY平面)，第二端部M2相较于第一端部M1远离牺牲层310。并且，第二端部M2沿垂直于衬底S的方向(例如平行于第三方向Z)的尺寸M2h，大于第一端部M1沿垂直于衬底S的方向的尺寸M1h。这样，相比于第二端部M2的尺寸M2h与第一端部M1的尺寸M1h大致相等，带有第二端部M2的保护部M可以遮挡更多的材料层400。

参见图10B、图11A、图11B和图11C，其中图11A为一些实施例中的三维存储器的制作方法的工艺流程图，图11B为图11A中的初始叠层结构的区域D的局部放大图，图11C为在图11B中的第一凹陷部中形成材料层而形成的第二凹陷部的结构图。为了实现保护部M的第二端部M2的尺寸M2h大于第一端部M1的尺寸M1h，在一些可能的实现方式中，在步骤S4之前，可以修整第一凹陷部R1的侧壁R1a，使得第一凹陷部的侧壁R1a中远离牺牲层310的部分为弧形。其中，第一凹陷部R1的侧壁R1a由第一介质层320形成，例如，第一凹陷部R1的侧壁R1a为第一凹陷部R1沿半导体结构的厚度方向分布的内壁。这样，后续形成的第二凹陷部R2的侧壁R2a中远离牺牲层310的部分也可以为弧形。

进一步地，在第二凹陷部R2中的保护部M可以与第二凹陷部R2的侧壁R2a中弧形的部分接触。示例性地，保护部M可以与第二凹陷部的侧壁R2a中弧形部分的全部接触。又示例性地，保护部M可以与第二凹陷部的侧壁R2a中弧形部分的一部分接触。由于在第二凹陷部R2中的保护部M与第二凹陷部R2的侧壁R2a中弧形的部分接触，因而可以实现保护部M的第二端部M2的尺寸大于第一端部M1的尺寸。

在一些实施例中，可以通过刻蚀工艺(例如干法/湿法刻蚀工艺)去除第一介质层320通过开口H2(参见图7C)露出的边沿的一部分，使得第一介质层320的表面包括弧形表面，进而使得第一凹陷部的侧壁R1a中远离牺牲层310的部分为弧形。示例性地，可以使用浓度较低的氢氟酸作为刻蚀剂，通过控制刻蚀时间(例如采用较短的刻蚀时间)，可以去除第一介质层320通过开口H2(参见图7C)露出的边沿的一部分，使得第一介质层320的表面包括弧形表面。

参见图12A和图12B，在一些实施例中，步骤S5可以包括以下子步骤，也可以说，在第二凹陷部R2中形成保护部M可以包括以下子步骤：

S51、参见图12A，在材料层400上形成掩膜层500。掩膜层500填充第二凹陷部R2。具体地，掩膜层500可以填充部分或全部第二凹陷部R2。在一些实施例中，掩膜层500填充全部第二凹陷部R2，即，掩膜层500的表面500a可以凸出第二凹陷部R2。示例性地，掩膜层500的厚度为8nm、9nm、10nm、11nm、12nm、13nm、14nm或15nm。

S52、参见图12A和图12B，去除掩膜层500的一部分，形成一个或多个保护部M。示例性地，可以通过刻蚀工艺(例如干法/湿法刻蚀工艺)去除掩膜层500的一部分。例如，可以对掩膜层500执行各向同性刻蚀，通过控制刻蚀时间，保留填充在第二凹陷部R2中的部分掩膜层500，可以形成一个或多个保护部M。

继续参见图7E，执行步骤S5后，可以形成开口H4。开口H4可以露出材料层400的第二部分420，还可以露出一个或多个保护部M。

S6、对材料层的第二部分进行改性。

参见图7E和图7F，执行步骤S6后，材料层400的第二部分420被改性，使得在材料层400中，第二部分420的材料与第一部分410的材料不同。为了方便说明，下文中，将被改性后的第二部分420称为扩充部600。

在一些实施例中，步骤S6可以包括氧化材料层的第二部分420。示例性地，可以通过开口H4(参见图7E)，采用氧化工艺，将没有被保护部M遮挡的(也可以说被保护部M露出的)材料层的第二部分420氧化。具体地，通过开口H4，被保护部M露出的材料层的第二部分420可以与氧(例如氧气或水汽中的氧)接触，进而可以被氧化。而材料层400中被保护部M遮挡的第一部分410由于无法与氧接触，因此不能被氧化。

进一步地，在材料层的第二部分420被氧化后，其材料与没有被氧化的第一部分410不同。示例性地，材料层400的材料为多晶硅。执行步骤S6后，材料层400的第二部分420可以被氧化形成氧化硅，即，执行步骤S6后，扩充部600的材料包括氧化硅。而材料层的第一部分410没有被氧化，其材料仍为多晶硅。又示例性地，材料层400的材料为氮化硅。执行步骤S6后，材料层400的第二部分420可以被氧化形成氧化硅或氮氧化硅，即，执行步骤S6后，扩充部600的材料包括氧化硅和/或氮氧化硅。而材料层的第一部分410没有被氧化，其材料仍为氮化硅。

在一些可能的实现方式中，如上文所述，材料层400的材料可以为多晶硅。此时，对材料层的第二部分420进行改性(例如氧化)后，形成的扩充部600的材料可以包括氧化硅。并且，包含氧化硅材料的扩充部600的厚度可以比包含多晶硅材料的材料层400的厚度大。示例性地，材料层400的厚度为5nm，而将材料层的第二部分420改性(例如氧化)后，形成的扩充部600的厚度可以为约11nm。

在一些实施例中，参见图7D和图7F，材料层400的一部分还可以位于初始叠层结构300远离衬底S的表面300a上，材料层400的一部分还可以覆盖衬底S中被具有第一凹陷部R1的开口H2露出的表面Sa。材料层400的上述部分均没有被保护部M遮挡，因此均可以属于材料层的第二部分420，在步骤S6中，也可以将材料层400的上述部分进行改性。

S7、去除保护部和材料层的第一部分。

参见图7F和图7G，去除保护部M和材料层的第一部分410，可以形成具有第三凹陷部R3的开口H5。其中，第三凹陷部R3由牺牲层310的侧面310b、牺牲层310两侧的第一介质层320(例如第一介质层321和第一介质层322)以及位于这两个第一介质层320上的扩充部600(例如扩充部610和扩充部620)围成。开口H5可以露出扩充部600的侧面600a(即改性后的材料层的第二部分420的侧面)和牺牲层的侧面310b。

在一些实施例中，步骤S7可以包括以下子步骤：

S71、去除保护部M。

S72、去除材料层的第一部分410。

在一些实施例中，可以通过刻蚀工艺(例如干法/湿法刻蚀工艺)去除保护部M和材料层的第一部分410。在一些可能的实现方式中，子步骤S71和子步骤S72可以在同一道工序中进行。示例性地，在刻蚀工艺中，可以选择合适的刻蚀剂，使得保护部M的材料的刻蚀速率与材料层的第一部分410的材料的刻蚀速率相近，这样，可以在同一道刻蚀工艺中去除保护部M和材料层的第一部分410。在另一些可能的实现方式中，可以通过一道刻蚀工艺进行子步骤S71，通过另一道刻蚀工艺进行子步骤S72。

此外，参照上文的说明，执行步骤S6后，对于材料层400而言，被保护部M遮挡的第一部分410的材料和经过改性后的第二部分420(即扩充部600)的材料可以不同。因此，在步骤S7中，可以选择合适的刻蚀剂，使得材料层的第一部分410的材料与扩充部600的材料的刻蚀选择比较大，这样，可以去除第一部分410，而去除较少的或不去除扩充部600。

进一步地，在步骤S7中，可以选择合适的刻蚀剂，使得保护部M的材料与扩充部600的材料的刻蚀选择比较大，这样，可以去除保护部M，而去除较少的或不去除扩充部600。

执行步骤S1～S7后，可以形成开口H5。由于开口H5可以露出扩充部600的侧面，因此，开口H5的最小尺寸(例如沿第一方向X的最小尺寸)相较于图7B中的开口H1的最小尺寸(例如沿第一方向X的最小尺寸)可以减小。在制作半导体结构时，可以先在初始叠层结构300中形成最小尺寸较大(深宽比较小)的开口H1，然后执行步骤S3～S7，形成最小尺寸较小(深宽比较大)的开口H5。这样，可以减小形成深宽比较大的开口的工艺难度。

进一步地，如上文所述，在一些实施例中，材料层400的材料可以为多晶硅。此时，对材料层的第二部分420进行改性(例如氧化)后，形成的扩充部600的材料可以包括氧化硅。并且，包含氧化硅材料的扩充部600的厚度可以比包含多晶硅材料的材料层400的厚度大。这样，可以进一步减小开口H5的尺寸。

此外，参见图7G和图10B。如上文所述，在一些实施例中，对于一保护部M而言，沿垂直于衬底S的方向(例如平行于第三方向Z)，第二端部M2的尺寸M2h大于第一端部M1的尺寸M1h，保护部M可以遮挡更多的材料层400，因此，去除材料层的第一部分410后，沿垂直于衬底S的方向，相邻两个扩充部600之间的距离t可以较大。

参照上文的说明，在后续可能的去除牺牲层310并形成栅极层的工艺中，形成的栅极层与沟道结构之间的界面的尺寸(例如为该栅极层对应的存储单元晶体管的沟道长度)可以与相邻两个扩充部600之间的距离t大致相同。由于保护部M的第二端部M2的尺寸M2h大于第一端部M1的尺寸M1h，使得相邻两个扩充部600之间的距离t可以较大，因此，后续形成的栅极层与沟道结构之间的界面尺寸也可以较大，可以保证三维存储器中存储单元晶体管的沟道的长度，进而提高三维存储器的性能。

在一些可能的实现方式中，继续参见图7G和图10B，保护部M的第二端部M2沿垂直于衬底S的方向(例如平行于第三方向Z)的尺寸M2h大于或大致等于牺牲层310的厚度310h(例如为牺牲层310沿垂直于衬底S的方向上的尺寸)。其中，第二端部M2的尺寸M2h大致等于牺牲层310的厚度310h可以意指第二端部M2的尺寸M2h与牺牲层310的厚度310h之间的差值小于或等于第二端部M2的尺寸M2h或牺牲层310的厚度310h的5％。基于上述，由于保护部M的第二端部M2的尺寸M2h大于或大致等于牺牲层310的厚度310h，因此，去除材料层的第一部分410后，沿垂直于衬底S的方向，相邻两个扩充部600之间的距离t可以大于或大致等于牺牲层310的厚度310h。这样，可以进一步保证三维存储器中存储单元晶体管的沟道的长度，进而提高三维存储器的性能。

在另一些可能的实现方式中，继续参见图7G和图10B，对于一保护部M而言，沿垂直于衬底S的方向(例如平行于第三方向Z)，第二端部M2的尺寸M2h大于第一端部M1的尺寸M1h，并且，第二端部M2的尺寸M2h小于牺牲层310的厚度310h。去除材料层的第一部分410后，沿垂直于衬底S的方向，扩充部600的尺寸可以较大。在后续可能的去除牺牲层310并形成栅极层的工艺中，由于扩充部600的尺寸较大，因而可以改善位置相邻(例如沿垂直于衬底S的方向位置相邻)的两个栅极层之间因距离太小而短接的问题。

S8(可选地)、在第三凹陷部中形成填充部，第三凹陷部是通过去除保护部和材料层的第一部分形成的。

参见图7G和图7H，可以在一个(例如每个)第三凹陷部R3中形成一填充部F。执行步骤S8后，可以形成开口H6，开口H6可以露出填充部F的侧面Fa和扩充部600的侧面600a。

在一些实施例中，填充部F可以填充部分第三凹陷部R3，即，填充部F的侧面Fa相比于扩充部600的侧面600a远离开口H6的轴线H6a。在另一些实施例中，填充部F可以填充全部第三凹陷部R3，即，填充部F的侧面Fa与扩充部600的侧面600a大致齐平。其中，填充部F的侧面Fa和扩充部600的侧面600a大致齐平可以包括侧面Fa与侧面600a完全齐平，还可以包括侧面Fa与侧面600a之间的距离小于或等于开口H6沿第一方向X的尺寸(例如开口H6沿第一方向X的平均尺寸)的5％。

由于填充部F可以填充第三凹陷部R3的部分或全部，因此，执行步骤S8后形成的开口H6的内壁可以较为平坦。

执行步骤S8形成的开口H6的尺寸(例如为沿第一方向X的平均尺寸)相较于图7B中的开口H1的尺寸(例如沿第一方向X的平均尺寸)可以减小。在制作半导体结构时，可以先在初始叠层结构300中形成尺寸较大(深宽比较小)的开口H1，然后执行步骤S3～S8，形成尺寸较小(深宽比较大)的开口H6。这样，可以减小形成深宽比较大的开口的工艺难度。此外，由于开口H6的尺寸相较于开口H1的尺寸减小，且相邻开口H6之间的中心距与相邻开口H1之间的中心距大致相同，因此，相邻开口H6的边缘的最小距离相较于相邻开口H1的边缘的最小距离可以更大。基于此，在步骤S2中，可以减小相邻开口H1的边缘的最小距离，使得可以在一定的XY平面的面积上形成更多的开口H1。之后执行步骤S3～S8后，相邻开口H6的边缘的最小距离相比于相邻开口H1的边缘的最小距离更大，使得相邻开口H6的边缘的最小距离可以为后续可能的去除牺牲层310和制作栅极层的步骤提供较大的工艺窗口，并且可以改善栅极层的电阻，进而可以在保证三维存储器的性能的前提下提高三维存储器的存储密度。

在一些实施例中，填充部F的材料与牺牲层310的材料相同。这样，填充部F与牺牲层310之间的结合较好，可以提高半导体结构的结构稳定性。并且，由于填充部F的材料与牺牲层310的材料相同，因此后续可能的去除牺牲层310和填充部F进而形成栅极层的工艺也可以更为简单可控。

参见图13A和图13B，在一些实施例中，步骤S8可以包括以下子步骤，也可以说，在第三凹陷部R3中形成填充部F可以包括以下子步骤：

S81、参见图7G和图13A，在具有第三凹陷部R3的开口H5的内壁上形成第二介质层700。第二介质层700填充第三凹陷部R3。具体地，第二介质层700可以填充部分或全部第三凹陷部R3。在一些实施例中，第二介质层700填充全部第三凹陷部R3，即，第二介质层700的表面700a可以突出第三凹陷部R3。

S82、参见图13A和图13B，去除第二介质层700的一部分，形成一个或多个填充部F。示例性地，可以通过刻蚀工艺(例如干法/湿法刻蚀工艺)去除第二介质层700的一部分。例如，可以第二介质层700执行各向同性刻蚀，通过控制刻蚀时间，保留填充在第三凹陷部R3中的部分第二介质层700，可以形成一个或多个填充部F。

S9(可选地)、在去除保护部和材料层的第一部分之后，在开口中形成半导体沟道。

参见图7G和图7I，在一些实施例中，可以在执行步骤S7后形成的开口H5中形成半导体沟道210。半导体沟道210可以作为三维存储器的一存储单元串中各个晶体管的沟道。半导体沟道210的材料可以为半导体材料，半导体材料例如为非结晶、多结晶、或单晶硅中的一种或多种的组合。在一些实施例中，半导体沟道210的材料包括多晶硅。

在一些可能的实现方式中，还可以在开口H5中形成功能层220。功能层220和半导体沟道210可以形成沟道结构200。具体地，功能层220可以设置在半导体沟道210和初始叠层结构300之间。功能层220可以包括隧穿层。功能层220还可以包括电荷存储层，电荷存储层可以设置在隧穿层和半导体沟道210之间。功能层220还可以包括阻隔层，阻隔层可以设置在电荷存储层和初始叠层结构300之间。

参见图7G和图7J，在一些实施例中，在开口H5中形成的功能层220的厚度较大，可以填充全部第三凹陷部R3，即，功能层220的表面220a可以突出第三凹陷部R3。此时，设置在功能层220的表面上的半导体沟道210的表面可以较为平坦。

参见图7H和图7K，在另一些实施例中，可以在执行步骤S8后形成的开口H6中形成半导体沟道210。在一些可能的实现方式中，还可以在开口H6中形成功能层220，功能层220和半导体沟道210可以形成沟道结构200。功能层220的结构和位置可以参照上文的说明，在此不再赘述。参见上文的说明，由于开口H6的内壁可以较为平坦，因此，在开口H6中形成的沟道结构200的表面也可以较为平坦。

参见图7G和图7L，在一些实施例中，在执行步骤S9之前，可以将材料层的第二部分中位于开口H5底部(即开口H5靠近衬底的一侧)的一部分420a去除，再执行步骤S9。这样，在后续可能的去除衬底S制作源端的步骤中，源端更易于与半导体沟道210耦接，可以提高半导体沟道210与源端之间的电连接稳定性。类似地，参见图7H和图7M，在一些实施例中，在执行步骤S9之前，可以将材料层的第二部分中位于开口H6底部(即开口H6靠近衬底的一端)的一部分420b去除，再执行步骤S9。这样，也可以起到提高半导体沟道与源端的电连接稳定性的作用。

图14为本公开的一些实施例中的三维存储器的结构图。参见图14，基于上文的说明，在根据一些实施例的三维存储器中，例如通过上述任一实施例提供的三维存储器的制作方法制作的三维存储器中，叠层结构100可以包括至少一个(例如，一个；又如，多个)栅极层G和至少一个(例如，一个；又如，多个)和第三介质层900。并且，各个栅极层G和各个第三介质层900交替叠置。示例性地，在叠层结构100的厚度方向(例如平行于第三方向Z)上，相邻两个栅极层G之间设置有一个第三介质层900，并且，相邻两个第三介质层900之间设置有一个栅极层G。

栅极层G的材料可以为钨、钴、铜、铝、掺杂硅、硅化物中的一种或多种的组合。第三介质层900的材料可以为氮化硅、氧化硅和氮氧化硅中的一种或多种的组合。

三维存储器1还包括垂直结构800。垂直结构800贯穿叠层结构100。在一些实施例中，垂直结构800包括半导体沟道210。此时，垂直结构800可以为沟道结构。垂直结构800(例如为沟道结构)还可以包括功能层220。功能层220可以设置在半导体沟道210和叠层结构100之间。功能层220的结构可以参照上文的说明，在此不再赘述。

三维存储器1还可以包括源端SL。源端SL的材料可以为半导体材料，半导体材料例如为非结晶、多结晶、或单晶硅中的一种或多种的组合。在一些实施例中，源端SL的部分或全部可以被掺杂。

垂直结构800可以与源端SL耦接。示例性地，垂直结构800(例如为沟道结构)包括半导体沟道210，半导体沟道210可以与源端SL耦接。

在一些实施例中，垂直结构800(例如为沟道结构)还包括绝缘部IB。绝缘部IB可以设置在半导体沟道210远离叠层结构100的一侧。

在叠层结构100中，第三介质层900包括第一介质层320和扩充部600，扩充部600设置在第一介质层320和垂直结构800(例如为沟道结构)之间。具体地，关于第一介质层320和扩充部600的说明可以参照上文，在此不再赘述。

第一介质层320和扩充部600之间可以具有界面。在一些实施例中，第一介质层320的材料包括氧化硅，扩充部600的材料包括氧化硅。此时，示例性地，第一介质层320与扩充部600可以形成一体结构，二者之间的结合较好，可以提高三维存储器的结构稳定性。又示例性地，由于第一介质层320的制作工艺和扩充部600的制作工艺可以不相同，因此，第一介质层320与扩充部600之间可以具有界面。在另一些实施例中，第一介质层320的材料包括氧化硅，扩充部600的材料包括氮氧化硅。此时，第一介质层320与扩充部600之间可以具有界面。

参见图10B、图14和图15A，其中，图15A为图14中的三维存储器中区域E的局部放大图。在一些实施例中，在三维存储器1的厚度方向(例如平行于第三方向Z)上，扩充部600的尺寸600h大于第一介质层320的厚度320h。参照上文的说明，在一些实施例中，沿三维存储器的厚度方向，保护部的第二端部M2的尺寸M2h可以小于牺牲层310的厚度310h，此时，执行上述三维存储器的制作方法制作得到的三维存储器中，在三维存储器的厚度方向上，扩充部600的尺寸600h可以大于第一介质层320的厚度320h。此时，相邻两个扩充部600之间的距离t可以较小。这样，可以提高第三介质层900的绝缘性能，可以改善存储单元串中相邻两个存储单元晶体管的栅极层短接的问题。

参见图10B、图14和图15B，其中，图15B为图14中的三维存储器中区域E的局部放大图。在另一些实施例中，在三维存储器1的厚度方向上，扩充部600的尺寸600h小于第一介质层320的厚度320h。参照上文的说明，在一些实施例中，沿三维存储器的厚度方向，保护部M的第二端部M2的尺寸可以大于牺牲层310的厚度，此时，执行上述三维存储器的制作方法制作得到的三维存储器中，在三维存储器1的厚度方向上，扩充部600的尺寸600h可以小于第一介质层320的厚度320h。此时，相邻两个扩充部600之间的距离t可以较大。这样，可以提高栅极层G与垂直结构800(例如为沟道结构)之间的界面的尺寸，进而可以保证存储单元串中存储单元晶体管的沟道长度，可以提高三维存储器的性能。

参见图10B、图14和图15C，图15C为图14中的三维存储器中区域E的局部放大图。在另一些实施例中，在三维存储器1的厚度方向上，扩充部600的尺寸600h可以与第一介质层320的厚度320h大致相同。参照上文的说明，在一些实施例中，沿半导体结构的厚度方向，保护部M的第二端部M2的尺寸可以与牺牲层310的厚度310h大致相同。此时，执行上述三维存储器的制作方法制作得到的三维存储器中，在三维存储器的厚度方向上，扩充部600的尺寸600h可以与第一介质层320的厚度320h大致相同。这样，可以在保证第三介质层900的绝缘性能的前提下保证存储单元串中存储单元晶体管的沟道长度，进而可以提高三维存储器的性能。

继续参见图14，在一些实施例中，第三介质层900与垂直结构800(例如为沟道结构)接触的侧面900a和栅极层G与垂直结构800接触的侧面310a’大致齐平。其中，侧面900a和侧面310a’大致齐平可以包括侧面900a和侧面310a’完全齐平，还可以包括侧面900a和侧面310a’之间的距离小于或等于垂直结构800沿第一方向X的尺寸的5％。

参见图16和图17，图16为根据本公开的一些实施例的三维存储器的结构图，图17为根据本公开的一些实施例中的三维存储器的结构图。在一些实施例中，第三介质层900与垂直结构800(例如为沟道结构)接触的侧面900a突出于栅极层G与垂直结构800接触的侧面310a’。也可以说，侧面900a相比于侧面310a’更靠近垂直结构800的轴线800a。示例性地，参见图16，功能层220的厚度可以较小，使得设置在功能层220上的半导体沟道210的表面上具有一个或多个凹陷部。又示例性地，参见图17，功能层220的厚度可以较大，使得设置在功能层220上的半导体沟道210的表面可以较为平坦。

继续参见图14，在一些实施例中，在第三介质层900中，第一介质层320和扩充部600的材料相同。参见上文的说明，第一介质层320的材料可以为氧化硅，扩充部600的材料也可以为氧化硅。在另一些实施例中，在第三介质层900中，扩充部600的材料包含的元素比第一介质层320的材料包含的元素多。示例性地，参见上文的说明，扩充部600的材料可以包括氮氧化硅，此时，扩充部600的材料可以包含氧元素、氮元素和硅元素。第一介质层320的材料可以为氧化硅，此时，第一介质层320的材料可以包含氧元素和硅元素。

本公开的实施例还提供了一种存储系统。图18为根据一些实施例的存储系统的框图。图19为根据另一些实施例的存储系统的框图。参见图18和图19，存储系统MS包括三维存储器1和控制器2。其中，三维存储器1可以为上述任一实施例提供的三维存储器。控制器2耦合至三维存储器1，以控制三维存储器1存储数据。

其中，存储系统MS可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(Universal Flash Storage，简称UFS)或嵌入式多媒体卡(EmbeddedMulti Media Card，简称eMMC)封装)中。也就是说，存储系统MS可以应用于并且封装到不同类型的电子产品中，例如，移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VirtualReality，简称VR)设备、增强现实(Augmented Reality，简称AR)设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参见图18，存储系统MS包括控制器2和一个三维存储器1，存储系统MS可以被集成到存储器卡中。

其中，存储器卡包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、紧凑型闪存(Compact Flash，简称CF)卡、智能媒体(Smart Media，简称SM)卡、存储器棒、多媒体卡(Multimedia Card，简称MMC)、安全数码(Secure Digital Memory Card，简称SD)卡、UFS中的任一种。

在另一些实施例中，参见图19，存储系统MS包括控制器2和多个三维存储器1，存储系统MS可以被集成到固态硬盘(Solid State Drivers，简称SSD)中。

在存储系统MS中，在一些实施例中，控制器2被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线(Universal Serial Bus，简称USB)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器2被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器2可以被配置为管理存储在三维存储器1中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器2还可以被配置为控制三维存储器1的操作，例如，读取、擦除和编程操作。在一些实施例中，控制器2还可以被配置为管理关于存储在或要存储在三维存储器1中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器2还被配置为处理关于从三维存储器1读取的或者被写入到三维存储器1的数据的纠错码。

当然，控制器2还可以执行任何其他合适的功能，例如，格式化三维存储器1。例如，控制器2可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种三维存储器的制作方法，其特征在于，包括：

在衬底上形成初始叠层结构，所述初始叠层结构包括交替叠置的牺牲层和第一介质层；

形成贯穿所述初始叠层结构的开口；

沿平行于所述衬底的方向，去除所述牺牲层中靠近所述开口的部分，形成第一凹陷部；

在具有所述第一凹陷部的开口的内壁上形成材料层，所述材料层的表面上具有位于所述第一凹陷部中的第二凹陷部；

在所述第二凹陷部中形成保护部，所述材料层中被所述保护部遮挡的部分为第一部分，其余部分为第二部分；

对所述材料层的第二部分进行改性；

去除所述保护部和所述材料层的第一部分。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，

所述保护部包括第一端部和第二端部，且沿平行于所述衬底的方向，所述第二端部相较于所述第一端部远离所述牺牲层；

所述第二端部沿垂直于所述衬底的方向的尺寸，大于所述第一端部沿垂直于所述衬底的方向的尺寸。

3.根据权利要求2所述的三维存储器的制作方法，其特征在于，

所述第二端部沿垂直于所述衬底的方向的尺寸，大于或大致等于所述牺牲层的厚度。

4.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括：

在形成材料层的步骤之前，修整所述第一凹陷部的侧壁，使得所述第一凹陷部的侧壁中远离所述牺牲层的部分为弧形，所述第一凹陷部的侧壁由所述第一介质层形成；

所述第二凹陷部的侧壁中远离所述牺牲层的部分为弧形，所述保护部与所述第二凹陷部的侧壁中弧形的部分接触。

5.根据权利要求1所述的三维存储器的制作方法，其特征在于，

所述第一凹陷部的凹陷深度大于所述材料层的厚度。

6.根据权利要求1所述的三维存储器的制作方法，其特征在于，

在所述第二凹陷部中形成保护部包括：

在所述材料层上形成掩膜层，所述掩膜层填充所述第二凹陷部；

去除所述掩膜层的一部分，形成所述保护部。

7.根据权利要求1所述的三维存储器的制作方法，其特征在于，

对所述材料层的第二部分进行改性包括：

氧化所述材料层的第二部分。

8.根据权利要求1所述的三维存储器的制作方法，其特征在于，

所述材料层的材料为多晶硅或氮化硅。

9.根据权利要求1所述的三维存储器的制作方法，其特征在于，

具有所述第一凹陷部的开口延伸至所述衬底内，所述材料层还覆盖所述衬底中被具有所述第一凹陷部的开口露出的表面。

10.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括：

在第三凹陷部中形成填充部，所述第三凹陷部是通过去除所述保护部和所述材料层的第一部分形成的。

11.根据权利要求10所述的三维存储器的制作方法，其特征在于，

所述填充部的材料与所述牺牲层的材料相同。

12.根据权利要求10所述的三维存储器的制作方法，其特征在于，

在第三凹陷部中形成填充部包括：

在具有所述第三凹陷部的开口的内壁上形成第二介质层，所述第二介质层填充所述第三凹陷部；

去除所述第二介质层的一部分，形成所述填充部。

13.根据权利要求1～12任一项所述的三维存储器的制作方法，其特征在于，还包括：

在去除所述保护部和所述材料层的第一部分之后，在开口中形成半导体沟道。

14.一种三维存储器，其特征在于，包括：

叠层结构，所述叠层结构包括交替叠置的栅极层和第三介质层；

沟道结构，所述沟道结构贯穿所述叠层结构；

其中，所述第三介质层包括第一介质层和扩充部，所述扩充部位于所述第一介质层和所述沟道结构之间。

15.根据权利要求14所述的三维存储器，其特征在于，

在所述三维存储器的厚度方向上，所述扩充部的尺寸小于或大于所述第一介质层的厚度。

16.根据权利要求14所述的三维存储器，其特征在于，

所述第三介质层与所述沟道结构接触的侧面和所述栅极层与所述沟道结构接触的侧面大致齐平；

或者，

所述第三介质层与所述沟道结构接触的侧面突出于所述栅极层与所述沟道结构接触的侧面。

17.根据权利要求14所述的三维存储器，其特征在于，

所述第三介质层中，所述第一介质层和所述扩充部的材料相同，或者，所述扩充部的材料包含的元素比所述第一介质层的材料包含的元素多。

18.根据权利要求14所述的三维存储器，其特征在于，

所述第一介质层的材料包括氧化硅；

所述扩充部的材料包括氧化硅或氮氧化硅中的至少一种。

19.一种存储系统，其特征在于，包括控制器和如权利要求14～18任一项所述的三维存储器，所述控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。

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