CN114664368A - 存储器件、用于控制存储器件的控制器、包括存储器件的存储系统以及存储器件的操作方法 - Google Patents

Abstract

提供了一种存储器件、用于控制存储器件的控制器、包括存储器件的存储系统以及存储器件的操作方法。所述存储器件包括：存储单元阵列，所述存储单元阵列包括设置在字线和位线的交叉处的多个存储单元；纠错电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误；以及错误检查和清理(ECS)电路，所述ECS电路被配置为对所述存储单元阵列执行清理操作，其中，所述ECS电路包括第一寄存器和第二寄存器，所述第一寄存器被配置为存储在所述清理操作中获得的错误地址，所述第二寄存器被配置为存储从外部设备接收的页面离线地址。

Description

存储器件、用于控制存储器件的控制器、包括存储器件的存储 系统以及存储器件的操作方法

相关申请的交叉引用

本申请要求于2020年12月23日向韩国知识产权局提交的韩国专利申请No.10-2020-0181670的优先权，该韩国专利申请的公开内容通过引用整体并入本文。

技术领域

本公开涉及存储器件、用于控制存储器件的控制器、包括存储器件的存储系统以及存储器件的操作方法。

背景技术

半导体存储器是用于数字数据存储(例如，计算机存储器)的数字电子半导体器件。通常，作为一种半导体存储器的动态随机存取存储器(DRAM)具有易失性数据特性。例如，DRAM在断电时会丢失数据。另外，即使在正常单元的情况下，随着时间的推移也可能无法确保数据的有效性。因此，存储在DRAM单元中的数据每预定刷新周期被刷新。例如，DRAM可以采用外部存储器刷新电路，该外部存储器刷新电路定期地将数据重写到其电容器中，将它们恢复到原始电荷。随着DRAM单元尺寸的减小，数据保持特性可能会劣化。为了弥补这一点，应当更频繁地执行刷新；然而，额外的刷新会导致功耗增加。另外，随着DRAM单元的缩小，可能会出现单位错误或多位错误。因此，错误可能无法被纠错电路纠正，或者物理错误(例如，硬故障)的概率可能会增加。

发明内容

根据本公开的示例实施例，提供一种存储器件，包括：存储单元阵列，所述存储单元阵列包括设置在字线和位线的交叉处的多个存储单元；纠错电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误；以及错误检查和清理(ECS)电路，所述ECS电路被配置为对所述存储单元阵列执行清理操作，其中，所述ECS电路包括第一寄存器和第二寄存器，所述第一寄存器被配置为存储在所述清理操作中获得的错误地址，所述第二寄存器被配置为存储从外部设备接收的页面离线地址。

根据本公开的示例实施例，提供一种存储器件，包括：存储单元阵列，所述存储单元阵列包括设置在字线和位线的交叉处的多个存储单元；纠错电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误；以及ECS电路，所述ECS电路被配置为对所述存储单元阵列执行清理操作，其中，所述ECS电路包括第一寄存器和ECS逻辑，所述第一寄存器被配置为存储错误地址，所述ECS逻辑被配置为在从所述错误地址起沿第一方向或第二方向操作ECS地址计数器的同时执行所述清理操作，所述第一方向为使得所述ECS地址计数器递增计数的方向，所述第二方向为使得所述ECS地址计数器递减计数的方向。

根据本公开的示例实施例，提供一种存储器件的操作方法，所述操作方法包括：从控制器接收ECS模式信息；以及响应于所述ECS模式信息，沿反向操作ECS地址计数器以执行清理操作。

根据本公开的示例实施例，提供一种存储器件的操作方法，所述操作方法包括：从控制器接收ECS模式信息；从所述控制器接收页面离线地址；响应于所述ECS模式信息执行清理操作；以及向所述控制器报告在所述清理操作中检测到的错误地址。

根据本公开的示例实施例，提供一种控制器，包括：映射管理装置，所述映射管理装置被配置为管理存储器件的逻辑地址与物理地址之间的映射关系，并且使用从所述存储器件接收到的错误地址生成页面离线地址；以及ECS模式管理装置，所述ECS模式管理装置被配置为管理所述存储器件的ECS模式，其中，所述ECS模式管理装置向所述存储器件发送ECS模式信息和所述页面离线地址。

根据本公开的示例实施例，提供一种存储系统，包括：存储器件以及控制器，所述控制器被配置为控制所述存储器件，从所述存储器件接收错误地址，以及向所述存储器件发送使用所述错误地址生成的页面离线地址，其中，所述存储器件包括存储单元阵列、纠错电路、以及ECS电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误，所述ECS电路被配置为对所述存储单元阵列执行清理操作，并且所述ECS电路包括第一寄存器和第二寄存器，所述第一寄存器被配置为存储在所述清理操作中检测到的错误地址，所述第二寄存器被配置为存储来自所述控制器的所述页面离线地址。

附图说明

从以下接合附图的详细描述中，将更清楚地理解本公开的上述和其他特征。

图1是示出传统主机系统的错误信息的报告过程的图。

图2是根据本公开的示例实施例的存储系统的示意图。

图3是根据本公开的示例实施例的存储器件的示意图。

图4A、图4B和图4C是示出根据本公开的示例实施例的存储器件的纠错电路的图。

图5A、图5B、图5C、图5D和图5E是示出根据本公开的示例实施例的错误检查和清理(ECS)电路的示例的图。

图6是示出根据本公开的示例实施例的存储系统的ECS操作的梯形图。

图7A、图7B和图7C是示出根据本公开的示例实施例的存储器件中的清理操作的调度的图。

图8是示出根据本公开的示例实施例的存储系统的ECS操作的梯形图。

图9是示出根据本公开的另一示例实施例的存储器件中的清理操作的调度的图。

图10是示出根据本公开的另一示例实施例的存储系统的ECS操作的梯形图。

图11是示出根据本公开的另一示例实施例的存储器件中的清理操作的调度的图。

图12是示出根据本公开的示例实施例的存储器件的操作方法的流程图。

图13是应用了根据本公开的示例实施例的半导体存储器件的存储系统的框图。

图14是应用了根据本公开的示例实施例的半导体存储器件的存储系统的框图。

图15是示出将根据本公开的示例实施例的半导体存储器件应用于计算系统的框图。

图16是示出根据本公开的示例实施例的执行至少一个命令/地址校准的存储系统的图。

图17是示出根据本公开的示例实施例的图形卡系统的图。

图18是示出根据本公开的另一示例实施例的计算系统的图。

图19是示出应用了根据本公开的示例实施例的存储器件的数据中心的图。

具体实施方式

在下文中，将参照附图描述本公开的示例实施例。

通常，片上纠错码(ECC)技术已被用于纠正存储器件中的错误。术语“片上ECC”可以指检测和纠正存储器件的阵列中的错误。虽然存储器件在内部利用片上ECC处理错误，然而在不将这样的错误信息传输到系统的情况下错误会累积。

最近，错误检查和清理(ECS)模式已经被引入到存储器件中。ECS模式使得存储器件能够执行ECC以及对错误进行计数。例如，在ECS模式下，存储器件可以在内部纠正存储单元阵列的错误位，可以存储与错误位相对应的错误信息(例如，错误地址)，以及向外部系统报告所存储的错误信息。这样的ECS功能可以提高系统内的稳定性和适用性，并且可以在早期阶段检测潜在错误从而防止停机。

图1是示出传统主机系统的错误信息的报告过程的图。参照图1，存储器件(DRAM)1可以在ECS模式下对单元阵列执行清理操作(scrubbing operation)。

存储器件1可以根据清理操作将最终错误地址(例如，C)存储在ECS日志寄存器中。例如，根据DDRx(x是5或更大的整数)规范，为每个存储芯片存储单个错误地址。另外，根据高带宽存储器(HBM)规范，为每个伪通道(pseudo channel)存储单个错误地址。

主机(HOST)2可以访问存储器件1的ECS日志寄存器以获得错误地址C。主机2可以使用存储在ECS日志寄存器中的错误地址C，映射出与从映射表获得的错误地址C相对应的条目。传统主机系统处理错误地址C的页面引退(page retirement)；然而，主机2没有向存储器件1发送这样的信息。结果，存储器件1可能会重复向主机2发送已经在ECS模式下进行了页面引退处理的错误地址C。在图1所示的处理中，对另一错误地址(例如A或B)进行错误处理的可能性不高。

在根据本公开的示例实施例的存储系统和存储系统的操作方法中，映射出的信息可以从主机被发送到存储器件，并且清理操作的调度在ECS模式下可以是多样化的。因此，可以增加报告错误信息的自由度。

图2是根据本公开的示例实施例的存储系统10的示意图。参照图2，存储系统10可以包括存储器件(MEM)100和用于控制存储器件100的控制器(CNTL)200。

存储器件100可以被配置为存储从控制器200接收到的数据或者将读取数据输出到控制器200。存储器件100可以被用作计算系统中的操作存储器、工作存储器或缓冲存储器。在本公开的示例实施例中，存储器件100可以是单列直插式存储模块(SIMM)、双列直插式存储模块(DIMM)、小外形DIMM(SODIMM)、无缓冲DIMM(UDIMM)、全缓冲DIMM(FBDIMM)、区块缓冲DIMM(RBDIMM，rank-buffered DIMM)、mini-DIMM、micro-DIMM、寄存式DIMM(RDIMM)或低负载DIMM(LRDIMM)。

在本公开的实施例中，存储器件100可以是易失性存储器。例如，易失性存储器可以包括以下至少一种：动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)、低功率双倍数据速率SDRAM(LPDDR SDRAM)、图形双倍数据速率SDRAM(GDDRSDRAM)、Rambus DRAM(RDRAM)和静态RAM(SRAM)。在本公开的另一实施例中，存储器件100可以是非易失性存储器。例如，非易失性存储器可以包括以下一种：NAND闪存、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和NOR闪存。

另外，存储器件100可以包括串行存在检测(SPD)芯片。SPD芯片可以存储关于存储器件100的特性的信息。在本公开的实施例中，SPD芯片可以存储诸如存储器件100的模块类型、操作环境、线路布置、模块配置和存储容量的存储器件信息。在本公开的实施例中，SPD芯片可以包括可编程只读存储器，例如，电可擦除可编程只读存储器(EEPROM)。

另外，存储器件(MEM)100可以包括存储单元阵列(MCA)110、纠错电路(ECC)170和ECS电路180。

存储单元阵列(MCA)110可以包括存储数据的多个存储单元。在本公开的实施例中，多个存储单元中的每一个存储单元可以包括诸如动态随机存取存储器(DRAM)单元的易失性存储单元。在本公开的另一实施例中，多个存储单元中的每一个存储单元可以包括非易失性存储单元，诸如闪存单元、相变随机存取存储(PRAM)单元、电阻随机存取存储(RRAM)单元、磁随机存取存储(MRAM)单元和铁电随机存取存储(FRAM)单元。

纠错电路(ECC)170可以被配置为从存储单元阵列110读取数据并且纠正读取数据中的错误。

ECS电路180可以被配置为在ECS模式下根据预定的调度方案来执行清理操作。例如，ECS电路180可以被配置为从与来自存储单元阵列110的接收到的地址相对应的页面顺序地读取数据，纠正读取数据中的错误，并且将纠正后的数据存储在存储单元阵列110中。

在本公开的实施例中，可以在从接收到的地址起递增计数的同时在存储单元阵列110中沿正向执行预定调度。在本公开的另一实施例中，可以在从接收到的地址起递减计数的同时在存储单元阵列110中沿反向执行预定调度。在本公开的实施例中，可以通过从接收到的地址起随机地递增计数，在存储单元阵列110中执行预定调度。在本公开的实施例中，根据预定调度，清理操作可以在与特定地址相对应的页面中停止，然后可以从下一个地址恢复。

另外，ECS电路180可以被配置为存储错误地址ERR_ADDR，并且根据控制器200的请求将所存储的错误地址ERR_ADDR输出到控制器200。根据本公开的实施例，错误地址可以通过存储器件100与控制器200之间的错误地址专用线(error address-only line)被传输。此外，错误地址专用线可以针对每个存储芯片(参照下文的图14)被提供，或可以针对每个伪通道被提供。

另外，ECS电路180可以从控制器200接收映射出的地址(或页面离线的地址；在下文中，被称为“页面离线地址”)POFFL_ADDR，并且可以将在清理操作中检测到的错误地址与从控制器200接收到的页面离线地址POFFL_ADDR进行比较。当所比较的地址相同时，ECS电路180可以不存储错误地址。例如，可以在ECS模式中去除从控制器200发送的页面离线地址POFFL_ADDR。

控制器200可以被配置为控制存储器件100。另外，控制器200可以包括ECS模式管理单元(ECS MGNT)202和映射管理单元(MAP MGNT)204。

ECS模式管理单元202可以被配置为向存储器件100发送ECS模式，请求存储器件100根据ECS模式输出错误地址(ERR_ADDR)，或者向存储器件100发送页面离线地址POFFL_ADDR。

映射管理单元204可以被配置为管理用于映射存储器件100的逻辑地址和对应的物理地址的映射表。例如，映射管理单元204可以使用从存储器件100接收的错误地址ERR_ADDR使得对应的地址页面离线从而生成页面离线地址，或者可以将错误地址ERR_ADDR用在封装后修复(PPR)、软PPR或硬PPR中。

在本公开的实施例中，控制器200可以被配置为独立的芯片，或者可以与存储器件100集成。例如，控制器200可以被实现在主板上。另外，控制器200可以被实现为包括在微处理器中的集成存储控制器(IMC)。另外，控制器200可以设置在输入/输出集线器中。包括控制器200的输入/输出集线器可以被称为存储控制器集线器(MCH)。通常，存储系统向主机发送存储器件的错误信息，但主机不向存储器件发送页面离线地址(或页面引退地址)。因此，存储器件可能会重复报告存储器件中的相同错误地址。

然而，在根据本公开的示例实施例的存储系统10中，控制器200可以向存储器件100发送页面离线地址POFFL_ADDR，并且存储器件100可以根据页面离线地址POFFL_ADDR执行清理操作以及各种调度方案。因此，先前页面离线的地址可以被发送到控制器200而不会被重复。

当存储器件100报告故障位和故障地址时，根据本公开的示例实施例的存储系统10可以报告移除先前报告的地址或由控制器200引退处理的地址之后的错误地址。因此，可以提高报告错误地址的可靠性和适用性。

图3是根据本公开的示例实施例的存储器件100的示意图。参照图3，存储器件100可以包括存储单元阵列110、行译码器120、列译码器130、输入/输出(I/O)门控电路135、读出放大器电路140、地址寄存器150、存储体控制逻辑152、行地址多路复用器(RAMUX)154、刷新计数器156、列地址(CA)锁存器158、控制电路160、纠错电路170、ECS电路180和数据输入/输出(I/O)缓冲器190。

存储单元阵列110可以包括第一存储体阵列110a、第二存储体阵列110b、第三存储体阵列110c和第四存储体阵列110d。第一存储体阵列110a至第四存储体阵列110d中的每一者可以包括多个页面，每个页面包括分别连接到字线WL的存储单元行。

第一存储体阵列110a、第一存储体读出放大器140a、第一存储体列译码器130a以及第一存储体行译码器120a可以构成第一存储体，第二存储体阵列110b、第二存储体读出放大器140b、第二存储体列译码器130b以及第二存储体行译码器120b可以构成第二存储体，第三存储体阵列110c、第三存储体读出放大器140c、第三存储体列译码器130c以及第三存储体行译码器120c可以构成第三存储体，第四存储体阵列110d、第四存储体读出放大器140d、第四存储体列译码器130d以及第四存储体行译码器120d可以构成第四存储体。第一存储体阵列110a至第四存储体阵列110d中的每一者可以包括形成在多条字线WL和多条位线BL的交叉处的多个存储单元MC。在图3中，存储器件100被示出为包括四个存储体。然而，将理解的是，存储器件100的存储体的数目不限于此。例如，存储器件100可以包括多于四个存储体。

行译码器120可以包括分别连接到第一存储体阵列110a至第四存储体阵列110d的第一存储体行译码器120a、第二存储体行译码器120b、第三存储体行译码器120c和第四存储体行译码器120d。

列译码器130可以包括分别连接到第一存储体阵列110a至第四存储体阵列110d的第一存储体列译码器130a至第四存储体列译码器130d。

读出放大器电路140可以包括分别连接到第一存储体阵列110a至第四存储体阵列110d的第一存储体读出放大器140a至第四存储体读出放大器140d。

地址寄存器150可以从控制器200(参见图2)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器150可以向存储体控制逻辑152提供接收到的存储体地址BANK_ADDR，可以向行地址多路复用器154提供接收到的行地址ROW_ADDR，并且可以向列地址锁存器158提供接收到的列地址COL_ADDR。

存储体控制逻辑152可以响应于存储体地址BANK_ADDR生成存储体控制信号。响应于存储体控制信号，第一存储体行译码器120a至第四存储体行译码器120d当中的对应于存储体地址BANK_ADDR的存储体行译码器可以被启用，并且第一存储体列译码器130a至第四存储体列译码器130d当中的对应于存储体地址BANK_ADDR的存储体列译码器可以被启用。换句话说，对应于第一存储体地址的存储体行译码器和对应于第一存储体地址的存储体列译码器可以被启用。

刷新计数器156可以在控制电路160的控制下生成用于刷新存储单元阵列110中包括的存储单元行的刷新行地址REF_ADDR。另外，刷新计数器156可以不被包括在存储器件100中。例如，当存储单元阵列110利用多个电阻存储单元实现时，刷新计数器156可以不被包括在半导体存储器件100中。当存储单元阵列110的存储单元MC包括动态存储单元(例如DRAM单元)时，刷新计数器156可以被包括在存储器件100中。

行地址多路复用器154可以从地址寄存器150接收行地址ROW_ADDR，并且可以从刷新计数器156接收刷新行地址REF_ADDR。行地址多路复用器154可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA输出给行译码器120。从行地址多路复用器145输出的行地址RA可以被应用于第一存储体行译码器120a至第四存储体行译码器120d中的每一者。

在第一存储体行译码器120a至第四存储体行译码器120d当中，被存储体控制逻辑152启用的存储体行译码器可以对从行地址多路复用器154输出的行地址RA进行译码，以启用与行地址RA相对应的字线WL。例如，被启用的存储体行译码器可以向与行地址相对应的字线施加字线驱动电压。

列地址锁存器158可以从地址寄存器150接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。另外，列地址锁存器158可以以突发模式(burst mode)逐渐增加接收到的列地址COL_ADDR。列地址锁存器158可以将临时存储或逐渐增加的列地址COL_ADDR应用于第一存储体列译码器130a至第四存储体列译码器130d中的每一者。

I/O门控电路135连同用于门控I/O数据的电路可以包括输入数据掩码逻辑(masklogic)、用于存储从第一存储体阵列110a至第四存储体阵列110d输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列110a至第四存储体阵列110d的第一写入驱动器、第二写入驱动器、第三写入驱动器和第四写入驱动器。在第一存储体列译码器130a至第四存储体列译码器130d当中，被存储体控制逻辑152启用的存储体列译码器可以通过I/O门控电路135启用对应于存储体地址BANK_ADDR和列地址COL_ADDR的读出放大器。

当第一单位(unit)的数据包括错误时，控制电路160可以纠正错误，并且可以控制纠错电路170使得清理操作被执行以将第一单位的纠正后的数据重写到相应的子页面。控制电路160可以执行错误记录操作，在该错误记录操作中对错误发生信号EGS进行计数以将错误信息EINF写入ECS电路180，该错误信息EINF至少包括一些页面中的每一个页面的错误发生的次数。

控制电路160可以控制存储器件100的操作。例如，控制电路160可以生成控制信号，使得存储器件100执行写入操作或读取操作。控制电路160可以包括对从控制器200接收的命令CMD进行译码的命令译码器161以及用于设置存储器件100的操作模式的模式寄存器162。

控制电路160还可以包括用于对来自纠错电路170的错误发生信号EGS进行计数的计数器。例如，命令译码器161可以对写入使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等进行译码，以生成对应于命令CMD的控制信号。例如，控制电路160可以对命令CMD进行译码以生成用于控制I/O门控电路135的第一控制信号CTL1、用于控制纠错电路170的第二控制信号CTL2以及用于控制ECS电路180的第三控制信号CTL3。

当命令CMD指示ECS模式时，控制电路160可以生成第一控制信号CTL1、第二控制信号CTL2和第三控制信号CTL3，使得I/O门控电路135和纠错电路170执行上述清理操作和上述错误记录操作。

当在ECS模式下发生一些页面当中的一个页面中的错误发生次数达到阈值的情况(例如，“第一情况”)时，控制电路160可以使用警报信号ALRT通知控制器200第一情况。换句话说，当在ECS模式下发生第一情况时，经由警报信号ALRT通知控制器200。

纠错电路170可以在写入操作中基于从数据I/O缓冲器190提供的主数据MD生成奇偶校验数据，并且可以向I/O门控电路135提供包括主数据MD和奇偶校验数据的码字CW，并且I/O门控电路135可以将码字CW写入第一存储体阵列110a至第四存储体阵列110d的存储体阵列。

另外，纠错电路170可以在读取操作中从I/O门控电路135接收从第一存储体阵列110a至第四存储体阵列110d的单个存储体阵列读取的码字CW。纠错电路170可以对主数据MD执行解码，使用码字CW中包括的奇偶校验数据纠正主数据MD中包括的单个位错误，并且向数据I/O缓冲器190提供经纠正的主数据MD。

另外，在ECS模式下，纠错电路170可以从构成存储单元阵列110的一些页面中的每一个页面的多个子页面中的每一个子页面读取包括主数据和奇偶校验数据的第一单位的数据，并且可以顺序地执行ECC解码。在对第一单位的数据执行ECC解码之后，当第一单位的数据包括错误时，纠错电路170可以向控制电路160提供错误发生信号EGS。

数据I/O缓冲器190可以在写入操作中向纠错电路170提供从控制器200提供的主数据MD，并且可以在读取操作中向控制器200提供从纠错电路170提供的主数据MD。要从第一存储体阵列110a至第四存储体阵列110d中的一个存储体阵列读取的数据可以由与第一存储体阵列110a至第四存储体阵列110d中的这一个存储体阵列相对应的读出放大器感测，并且可以被存储在读取数据锁存器中。可以从控制器200向数据I/O缓冲器190提供要被写入到第一存储体阵列110a至第四存储体阵列110d中的一个存储体阵列的主数据MD。向数据I/O缓冲器190提供的主数据MD可以在纠错电路170中被编码为码字CW，然后被提供给I/O门控电路135。码字CW可以通过I/O门控电路135中的写入驱动器被写入第一存储体阵列110a至第四存储体阵列110d中的这一个存储体阵列。

图4A、图4B和图4C是示出根据本公开的示例实施例的存储器件100的纠错电路170的图。

参照图4A，纠错电路170可以包括ECC编码电路171和ECC解码电路172。ECC编码电路171可以响应于ECC控制信号ECC_CON为要写入到存储单元阵列110的存储单元的数据WData[0:63]生成奇偶校验位ECCP[0:7]。奇偶校验位ECCP[0:7]可以存储在ECC单元阵列112中。在本公开的实施例中，ECC编码电路171可以响应于ECC控制信号ECC_CON为要写入到包括缺陷单元的存储单元的数据WData[0:63]生成奇偶校验位ECCP[0:7]。

ECC解码电路172可以响应于ECC控制信号ECC_CON使用从存储单元阵列110的存储单元读取的数据RData[0:63]和从ECC单元阵列112读取的奇偶校验位ECCP[0:7]来纠正错误位数据，并且可以输出纠错后的数据Data[0:63]。在本公开的实施例中，ECC解码电路172可以响应于ECC控制信号ECC_CON使用从包括缺陷单元的存储单元读取的数据RData[0:63]和从ECC单元阵列112读取的奇偶校验位ECCP[0:7]来纠正错误位数据，并且可以输出纠错后的数据Data[0:63]。

参照图4B，ECC编码电路171可以响应于ECC控制信号ECC_CON接收64位写入数据WData[0:63]和基础位B[0:7]，并且可以包括用于使用异或(XOR)阵列运算生成奇偶校验位ECCP[0:7](例如，校正子)的校正子生成器171-1。基础位B[0:7]可以是用于为64位写入数据WData[0:63]生成奇偶校验位(ECCP[0:7])的位，并且可以包括例如b'00000000位。基础位B[0:7]可以使用其他位，而不是b'00000000位。

参照图4C，ECC解码电路172可以包括校正子生成器172-1、系数计算器172-2、1位错误位置检测器172-3和错误纠正器172-4。校正子生成器172-1可以响应于ECC控制信号ECC_CON接收64位读取数据RData[0:63]和8位奇偶校验位ECCP[0:7]，并且可以使用XOR阵列运算生成校正子数据S[0:7]。系数计算器172-2可以使用校正子数据S[0:7]计算错误位置方程的系数。错误位置方程是基于错误位的倒数(reciprocal)的方程。1位错误位置检测器172-3可以使用所计算的错误位置方程来计算1位错误的位置。错误纠正器172-4可以基于1位错误位置检测器172-3的检测结果来确定1位错误位置。错误纠正器172-4可以基于所确定的1位错误位置信息将64位读取数据RData[0:63]当中的发生了错误的位的逻辑值进行反转以纠正错误，并且可以输出错误被纠正后的64位数据Data[0:63](DQ)。

图5A至图5E是示出根据本公开的示例实施例的ECS电路180的示例的图。

参照图5A，ECS电路180可以包括用于执行清理操作的ECS逻辑181、用于存储基于清理操作的结果的错误地址的ECS寄存器182以及用于确定清理操作的方向的清理方向逻辑183。

ECS逻辑181可以在ECS模式下被启用，并且可以从与接收到的地址相对应的存储单元阵列(MCA)110读取数据，通过ECC电路170纠正读取数据中的错误，将纠错后的数据重写到存储单元阵列110中的对应地址，重复上述操作的同时以预定单位从接收到的地址起进行递增计数或递减计数。清理方向逻辑183可以确定是沿正向还是沿反向执行存储单元阵列110的清理操作。例如，正向是地址增加的方向(例如，地址递增计数的方向)，并且反向可以是地址减小的方向(例如，地址递减计数的方向)。

参照图5B，ECS电路180a可以包括ECS逻辑181a、ECS寄存器182a和随机选择逻辑184。ECS逻辑181a可以随机选择在清理操作中检测到的多个错误地址当中的错误地址，并且可以将所选择的错误地址输出到控制器200(参见图2)。ECS寄存器182a可以存储根据清理操作的多个错误地址。随机选择逻辑184可以被配置为选择ECS寄存器182a中存储的多个错误地址之一。随机选择逻辑184可以包括随机数发生器或伪随机数发生器。

参照图5C，ECS电路180b可以包括ECS逻辑181b、ECS寄存器182b和恢复逻辑185。ECS逻辑181b可以在发生错误时停止清理操作，然后可以在向控制器200报告错误地址之后恢复清理操作。ECS寄存器182b可以根据清理操作存储实时错误地址。恢复逻辑185可以被配置为存储清理操作被停止时的地址，并且向ECS逻辑181b发送清理操作将要被恢复时的地址。ECS逻辑181b可以根据恢复逻辑185的控制来完成或恢复清理操作。

ECS电路可以以上述清理方向逻辑、随机选择逻辑和恢复逻辑的组合来实现。

参照图5D，ECS电路180c可以包括ECS逻辑181c、ECS寄存器182c、清理方向逻辑183、随机选择逻辑184和恢复逻辑185。在ECS电路180c中，清理方向逻辑183可以确定清理操作的方向，随机选择逻辑184可以报告检测到的错误地址之一，并且恢复逻辑185可以在报告之后恢复清理操作。

参照图5E，ECS电路180d可以包括ECS逻辑181d、ECS寄存器(例如，第一寄存器)182d和POFFL寄存器(例如，第二寄存器)186。换句话说，ECS电路180d可以包括第一寄存器和第二寄存器。POFFL寄存器186可以存储从控制器200接收的映射出的页面离线地址POFFL_ADDR。ECS逻辑181d可以执行清理操作以将检测到的错误地址与存储在POFFL寄存器186中的页面离线地址POFFL_ADDR进行比较，并且可以仅将作为比较的结果彼此不同的错误地址存储在ECS寄存器182d中。例如，ECS寄存器182d可以从控制器200中移除映射出的地址以存储错误地址。在本公开的实施例中，POFFL寄存器186的大小可以大于ECS寄存器182d的大小。

ECS逻辑可以通过POFFL寄存器、清理方向逻辑、随机选择逻辑和恢复逻辑的各种组合来实现。

图6是示出根据本公开的示例实施例的存储系统10的ECS操作的梯形图。

参照图2至图6，可以如下执行ECS操作。控制器(CNTL)200可以向存储器件MEM 100(参见图2)发送ECS模式信息和地址(S10)。存储器件MEM 100可以响应于ECS模式而启用ECS电路180。ECS电路180可以从接收到的地址执行清理操作。在这种情况下，可以沿ECS计数器(即，ECS地址计数器)的反向执行清理操作。例如，可以在对地址递减计数的同时执行清理操作(S11)。可以存储根据清理操作的多个错误地址。ECS电路180可以随机选择存储的错误地址之一(S12)。可以根据控制器200的请求将所选择的错误地址作为ECS结果报告(S13)。在报告这样的错误信息之后，ECS电路180可以从紧接报告之前ECS计数器所对应的地址恢复清理操作(S14)。例如，在报告的所选择的错误地址之前的地址可以是所恢复的清理操作的起点。然后，可以根据控制器200的请求将检测到的错误地址作为ECS结果报告(S15)。

图7A、图7B和图7C是示出根据本公开的示例实施例的存储器件MEM中的清理操作的调度的图。

参照图7A，可以沿反向执行清理操作，并且最终错误地址A可以被存储在ECS寄存器中。参照图7B，可以沿正向执行清理操作，并且多个错误地址A、B和C当中的随机选择的地址B可以被存储在ECS寄存器中。参照图7C，可以沿正向执行清理操作，或者可以在检测到错误地址B之后停止清理操作直到报告错误地址B，然后可以恢复清理操作。

图8是示出根据本公开的示例实施例的存储系统10的ECS操作的梯形图。

参照图2至图8，可以如下执行ECS操作。控制器CNTL 200可以向存储器件(MEM)100发送映射出的地址(例如，页面离线地址POFFL_ADDR)(S20)。存储器件100的ECS电路180可以存储接收到的页面离线地址POFFL_ADDR。ECS电路180可以在递增计数或递减计数的同时执行清理操作(S21)。在从检测到的错误地址中排除页面离线地址POFFL_ADDR之后，ECS电路180可以将检测到的错误地址存储在ECS寄存器中(S22)。响应于控制器200的请求，存储器件100可以向控制器200报告存储在ECS寄存器中的ECS结果(例如，错误地址)(S23)。

图9是示出根据本公开的另一示例实施例的存储器件MEM中的清理操作的调度的图。参照图9，由于在清理操作中检测到地址C但是地址C是页面离线地址，所以可以从错误地址中排除地址C并且可以将检测到的地址B而不是地址C存储为错误地址。响应于控制器200的请求，可以报告所存储的错误地址B。

根据本公开的示例实施例的存储器件可以使用页面离线地址来设置清理操作的范围。

图10是示出根据本公开的另一示例实施例的存储系统的ECS操作的梯形图。参照图2至图10，可以如下执行ECS操作。

控制器(CNTL)200可以向存储器件(MEM)100发送页面离线地址POFFL_ADDR(参见图2)(S30)。存储器件100的ECS电路180可以存储页面离线地址POFFL_ADDR。ECS电路180可以在排除对应于页面离线地址POFFL_ADDR的范围之后执行清理操作(S31)。响应于控制器200的请求，存储器件100可以向控制器200报告存储在ECS寄存器中的ECS结果(例如，错误地址)(S32)。

图11是示出根据本公开的另一示例实施例的存储器件中的清理操作的调度的图。

参照图10和图11，当页面离线地址POFFL_ADDR为地址C时，可以在排除对应于地址C的范围之后执行清理操作。因此，最终将要存储在错误寄存器中的地址为B，如图11所示。

图12是示出根据本公开的示例实施例的存储器件的操作方法的流程图。参照图2至图12，存储器件100可以如下操作。

存储器件100可以从控制器200(参见图2)接收ECS命令(S110)。存储器件100可以从控制器200接收页面离线地址POFFL_ADDR(S120)。存储器件100可以在使得地址计数器增加或减小的同时执行清理操作(S130)。换句话说，存储器件100可以执行ECS操作。在本公开的实施例中，可以存储根据清理操作的错误地址。在本公开的另一实施例中，可以存储除了页面离线地址POFFL_ADDR之外的根据清理操作的错误地址。存储器件100可以在从所存储的错误地址中排除页面离线地址之后向控制器200报告所存储的错误地址，或者可以随机选择并报告所存储的错误地址之一(S140)。换句话说，存储器件100可以报告ECS操作的结果。

图13是应用了根据本公开的示例实施例的半导体存储器件的存储系统的框图。参照图13，存储系统700可以包括存储模块710和存储控制器720。存储模块710可以包括安装在模块板上的多个半导体存储器件730。

每个半导体存储器件730可以利用图2的存储器件100来实现。例如，每个半导体存储器件730可以包括存储单元阵列731、纠错电路732和错误日志寄存器733。每个半导体存储器件730可以在ECS模式下对存储单元阵列731的一些页面执行ECS操作，并且可以将一些页面的错误信息作为错误信息信号EIS提供给存储控制器720。在一些页面当中的每个页面的错误数目达到阈值的情况下，每个半导体存储器件730可以使用警报信号ALRT通知存储控制器720该情况。

存储控制器720可以基于错误信息信号EIS确定故障页面的错误管理方案，故障页面包括比每个半导体存储器件730中的其他页面更多的错误。

另外，存储控制器720可以响应于警报信号ALRT向相应的半导体存储器件施加清理命令以立即对相应的半导体存储器件的一个页面执行清理操作。

每个半导体存储器件730可以设置有三维(3D)存储阵列。在3D存储阵列中，可以单片地形成具有一个或更多个物理层级的存储单元阵列，一个或更多个物理层级包括设置在硅衬底上的有源区和与存储单元的操作相关联的电路。术语“单片地”可以表示包括多个层的阵列的每一层级直接堆叠在下层上。

存储模块710可以通过系统总线与存储控制器720通信。主数据MD、命令/地址CMD/ADDR、时钟信号CLK等可以通过系统总线在存储模块710与存储控制器720之间发送和接收。另外，每个半导体存储器件730可以通过系统总线向存储控制器720发送错误信息信号EIS和警报信号ALRT。

图14是应用了根据本公开的示例实施例的半导体存储器件的存储系统的框图。参照图14，存储系统800可以包括存储模块810和存储控制器820。

存储模块810可以包括存储芯片840和控制芯片830。每个存储芯片840可以基于命令CMD、地址ADDR和时钟信号CLK来存储数据MD，并且可以向存储控制器820提供存储的数据MD。每个存储芯片840可以被实现为图2的存储器件100。

控制芯片830可以响应于从存储控制器820发送的各种信号来控制存储芯片840。例如，控制芯片830可以启用与从存储控制器820发送的芯片选择信号相对应的存储芯片。另外，控制芯片830可以包括纠错电路831和错误日志寄存器832。控制芯片830可以对从每个存储芯片840读取的数据执行ECC解码操作。另外，控制芯片830可以在ECS模式下对存储芯片840当中的所选择的存储芯片的一些页面执行上述ECS操作，并且可以将一些页面中的每一个页面的错误信息写入错误日志寄存器832。在本公开的实施例中，可以为每个存储芯片840提供错误日志寄存器832。在本公开的实施例中，可以为存储芯片840仅提供一个错误日志寄存器832。当仅提供一个错误日志寄存器832时，错误日志寄存器832除了包括错误信息之外还可以包括被写入了指示所选择的存储芯片的存储标识信息的列。

控制芯片830可以将被写入到错误日志寄存器832的每个存储芯片840的错误信息作为错误信息信号EIS提供给存储控制器820。在所选择的存储芯片的错误的数目达到阈值的情况下，控制芯片830可以立即使用警报信号ALRT通知该情况，并且存储控制器820可以立即响应于警报信号ALRT向存储芯片施加清理命令。

存储控制器820可以基于错误信息信号EIS确定存储芯片840的错误管理方案。例如，当一个存储芯片840的错误不可管理地增加时，存储控制器820可以杀死存储芯片(“chip-kill”)。

图15是示出将根据本公开的示例实施例的半导体存储器件应用于计算系统的示例的框图。参照图15，计算系统900可以包括处理器910、输入/输出(I/O)集线器(IOH)920、输入/输出(I/O)控制器集线器(ICH)930、至少一个存储模块940和图形卡950。根据本公开的实施例，计算系统900可以是任何计算系统，例如，个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话和智能手机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等。

处理器910可以执行各种计算功能，例如，特定的计算或任务。例如，处理器910可以是微处理器或中央处理单元(CPU)。根据本公开的实施例，处理器910可以包括单核或多核。例如，处理器910可以包括多核，诸如，双核、四核、六核等。在图15中，计算系统900被示出为包括单个处理器910。然而，根据本公开的实施例，计算系统900可以包括多个处理器。根据本公开的实施例，处理器910还可以包括设置在处理器910内部或外部的高速缓冲存储器。

处理器910可以包括用于控制存储模块940的操作的存储控制器911。包括在处理器910中的存储控制器911可以被称为集成存储控制器(IMC)。存储控制器911与存储模块940之间的存储接口可以被实现为包括多条信号线的单个通道，或者可以被实现为多个通道。另外，一个或更多个存储模块940可以连接到每个通道。根据本公开的实施例，存储控制器911可以设置在I/O集线器920中。包括存储控制器911的I/O集线器920可以被称为存储控制器集线器(MCH)。

存储模块940可以包括用于存储从存储控制器911提供的数据的半导体存储器件。如参照图2至图13描述的，每个半导体存储器件可以包括控制电路、错误纠正电路和错误日志寄存器，从而执行上述ECS操作和错误日志操作以向存储控制器911提供错误信息信号EIS和警报信号ALRT。存储控制器911可以基于错误信息信号EIS确定用于半导体存储器件的错误管理方案。

I/O集线器920可以提供与设备的各种接口。例如，I/O集线器920可以提供诸如加速图形端口(AGP)接口、快速外围组件接口(PCIe)、通信流架构(CSA)等的接口。

图形卡950可以通过AGP或PCIe与I/O集线器920连接。图形卡950可以控制显示设备显示图像。图形卡950可以包括内部处理器和内部半导体存储器件，以处理图像数据。根据本公开的实施例，I/O集线器920可以包括设置在I/O集线器920内部的图形设备连同设置在I/O集线器920外部的图形卡950，或者可以包括设置在I/O集线器920内部的图形设备和存储控制器而不包括图形卡950。包括在I/O集线器920中的图形设备可以被称为集成图形。另外，包括存储控制器和图形设备的I/O集线器920可以被称为图形和存储控制器集线器(GMCH)。

I/O控制器集线器930可以执行数据缓冲操作和接口仲裁操作，以有效地运行各种系统接口。I/O控制器集线器930可以通过内部总线连接到I/O集线器920。例如，I/O集线器920和I/O控制器集线器930可以通过直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等彼此连接。

I/O控制器集线器930可以提供与外围设备的各种接口。例如，I/O控制器集线器930可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。

根据本公开的实施例，处理器910、I/O集线器920和I/O控制器集线器930可以分别被实现为分离的芯片组或集成电路。或者，在处理器910、I/O集线器920或I/O控制器集线器930当中，至少两个组件可以被实现为单个芯片组。

图16是示出根据本公开的示例实施例的用于执行至少一个命令/地址校准的存储系统的图。参照图16，存储系统1000可以包括控制器1800和存储器件1900。控制器1800可以包括时钟(CK)发生器1801、命令/地址(CA)发生器1802、命令/地址参考发生器1803、寄存器1804、比较器1806、相位/时序控制器1808以及数据输入/输出(I/O)单元1810和1812。控制器1800可以通过时钟信号线向存储器件1900提供由时钟发生器1801生成的时钟信号CK。

在本公开的示例实施例中，存储系统1000可以具有在接口中设置的额外命令/地址参考信号(CA_Ref)线。命令/地址参考信号(CA_Ref)线可以用于在校准模式下发送和接收命令/地址的参考信号CA_Ref、命令/地址的参考值。可以将使用这种命令/地址的参考值的校准结果值提供给相位/时序控制器1808以调整命令/地址信号CA的相位/时序。由于存在额外命令/地址参考信号(CA_Ref)线，所以可以在执行发送命令/地址信号CA的操作的同时执行校准操作以调整命令/地址信号CA的相位/时序。

CA发生器1802可以响应于相位/时序控制器1808的控制信号CTR生成相位或时序经调整的命令/地址信号CA，并且可以通过CA总线向存储器件1900发送相位或时序经调整的命令/地址信号CA。

命令/地址参考发生器1803可以具有与命令/地址发生器1802相同的配置，并且可以生成与由命令/地址发生器1802生成的命令/地址信号CA相同的第一命令/地址参考信号CA_Refl。

第一命令/地址参考信号CA_Refl可以被提供给寄存器1804。另外，第一命令/地址参考信号CA_Refl可以通过数据输出单元1812被发送到CA_Ref线，并且可以通过CA_Ref线被提供给存储器件1900。

寄存器1804可以存储第一命令/地址参考信号CA_Ref1。比较器1806可以将存储在寄存器1804中的第一命令/地址参考信号CA_Ref1与从数据输入单元1810输出的第三命令/地址参考信号CA_Ref3进行比较。比较器1806可以将第一命令/地址参考信号CA_Ref1的数据与第三命令/地址参考信号CA_Ref3的数据进行比较以生成通过(pass)或故障(fail)信号P/F。

相位/时序控制器1808可以根据比较器1806的通过或故障信号P/F生成指示命令/地址信号CA的相移的控制信号CTR。控制信号CTR可以调整命令/地址信号CA的相位或时序，以生成相位或时序经调整的命令/地址信号CA。

数据输入单元1810可以从存储器件1900接收通过CA_Ref线或CA参考总线发送的第二命令/地址参考信号CA_Ref2，并且可以将第二命令/地址参考信号CA_Ref2作为第三命令/地址参考信号CA_Ref3发送到比较器1806。数据输出单元1812可以接收由命令/地址参考发生器1803生成的第一命令/地址参考信号CA_Ref1，并且向CA参考总线发送第一命令/地址参考信号CA_Ref1。

存储器件1900可以包括时钟缓冲器1902、命令/地址(CA)接收器1904、命令/地址参考接收器1906、和/或数据输入/输出单元1908和1910。时钟缓冲器1902可以接收通过时钟信号线发送的时钟信号CK，以生成内部时钟信号ICK。CA接收器1904可以响应于内部时钟信号ICK接收通过CA总线发送的芯片选择信号/CS、时钟使能信号CKE和命令/地址信号CA。

时钟使能信号CKE可以被用作充当通过CA总线发送的命令/地址信号CA的读取命令的伪命令。当时钟使能信号CKE被激活时，CA接收器1904可以接收命令/地址信号CA。

数据输入单元1908可以从控制器1800接收通过CA参考总线发送的第一命令/地址参考信号CA_Refl，并且可以向命令/地址参考接收器1906发送第一命令/地址参考信号CA_Refl。命令/地址参考接收器1906可以具有与CA接收器1904相同的配置。命令/地址参考接收器1906可以响应于内部时钟信号ICK接收通过CA参考总线发送的芯片选择信号/CS、时钟使能信号CKE和第一命令/地址参考信号CA_Ref1，以生成第二命令/地址参考信号CA_Ref2。

第二命令/地址参考信号CA_Ref2可以与通过响应于内部时钟信号ICK接收通过CA总线发送的芯片选择信号/CS、时钟使能信号CKE和命令/地址信号CA而从CA接收器1904输出的信号相同。第二命令/地址参考信号CA_Ref2可以通过数据输出单元1910被发送到CA参考总线。

在下文中，将描述在存储系统1000中执行的CA校准。控制器1800的CA发生器1802可以响应于相位/时序控制器1808的控制信号CTR来调整命令/地址信号CA的相位或时序，以向CA总线发送命令/地址信号CA。命令/地址参考发生器1803可以生成与命令/地址信号CA相同的第一命令/地址参考信号CA_Ref1，并且可以向CA参考总线发送第一命令/地址参考信号CA_Ref1。

存储器件1900的CA参考接收器1906可以根据内部时钟信号ICK和时钟使能信号CKE接收第一命令/地址参考信号CA_Ref1以生成第二命令/地址参考信号CA_Ref2。存储器件1900的第二命令/地址参考信号CA_Ref2可以被发送到CA参考总线。例如，第二命令/地址参考信号CA_Ref2可以通过数据输出单元1910被发送到CA参考总线。

控制器1800可以将通过CA参考总线发送的第二命令/地址参考信号CA_Ref2作为第三命令/地址参考信号CA_Ref3发送到比较器1806。比较器1806可以将第一命令/地址参考信号CA_Ref1的数据与第三命令/地址参考信号CA_Ref3的数据进行比较以生成通过或故障信号P/E。相位/时序控制器1808可以根据比较器1806的通过或故障信号P/F生成指示命令/地址信号CA的相移的控制信号CTR。CA发生器1802可以根据控制信号CTR生成相位经调整的命令/地址信号CA。

随着这样的CA校准操作的重复，控制器1800的相位/时序控制器1808可以确定通过(P)到命令/地址信号(CA)窗口的中间的中间位置，并且可以生成命令/地址信号CA以将命令/地址信号(CA)窗口的中间带入到时钟信号CK的边缘，并将命令/地址信号CA提供给存储器件1900。因此，存储器件1900可以在时钟信号CK的上升沿/下降沿上接收命令/地址信号CA，在命令/地址信号CA中，有效窗口的中间设置在成对的时钟信号(例如，时钟信号对)CK和CKB的上升沿/下降沿上。

存储系统1000可以包括用于从控制器1800和存储器件1900接收数据以及向控制器1800和存储器件1900发送数据的双模收发器(DUAL-MODE XCVR)1820和1920。在本公开的示例实施例中，双模收发器1820和1920中的每一者可以通过多个数据通道DQ实时地选择非零(NRZ)模式和脉冲幅度调制级别4(PAM4)模式之一，并且可以以选择的模式发送数据。

根据本公开的示例实施例的存储器件可以应用于计算系统。

图17是示出根据本公开的示例实施例的图形卡系统3000的图。

参照图17，在图形卡3600中，GPU 3500和堆叠的DRAM 3300可以通过硅中介层(interposer)3200连接到封装基板3100。DRAM 3300可以通过用于HBM控制器3400的硅通路(TSV)连接。HBM控制器3400可以通过中介层3200连接到GPU 3500。DRAM 3300和HBM控制器3400中的每一者可以被配置为执行清理操作并报告错误信息，如图2至图12所描述的。

图18是示出根据本公开的另一示例实施例的计算系统的图。参照图18，计算系统4000可以包括主机处理器4100和/或由主机处理器4100控制的至少一个存储封装芯片4210。在本公开的示例实施例中，主机处理器4100和存储封装芯片4210可以通过通道4001发送和接收数据。存储封装芯片4210可以包括堆叠的存储芯片和控制器芯片。如图18所示，存储封装芯片4210可以包括形成在包括处理器的DRAM控制器芯片上的多个DRAM芯片。如参照图2至图12所描述的，可以在存储封装芯片4210的存储芯片与控制器芯片之间实现根据ECS模式操作的清理操作和根据清理操作的错误地址的报告操作。

将理解的是，根据本公开的示例实施例的存储封装芯片的配置不限于此。

根据本公开的示例性实施例的数据通信方法可以应用于数据中心。

图19是示出应用了根据本公开的示例实施例的存储器件的数据中心的图。参照图19，数据中心7000是收集各种类型的数据并提供服务的设施，并且也可以被称为数据存储中心。数据中心7000可以是用于管理搜索引擎和数据库的系统，并且也可以是在诸如银行的企业或诸如政府机关的组织中使用的计算系统。数据中心7000可以包括应用服务器7100至7100n和/或存储服务器7200至7200m。应用服务器7100至7100n的数目和存储服务器7200至7200m的数目可以根据本公开的示例实施例进行多种选择，并且应用服务器7100至7100n和存储服务器7200至7200m的数目可以彼此不同。

应用服务器7100或存储服务器7200可以包括处理器7110和7210以及存储器(MEM)7120和7220中的至少一者。作为示例描述存储服务器7200，处理器7210可以控制存储服务器7200的整体操作，并且可以访问存储器7220以执行加载在存储器7220中的命令和/或数据。存储器7220可以是双倍数据速率同步DRAM(DDR SDRAM)、高带宽存储器(HBM)、混合存储立方体(HMC)、双列直插式存储模块(DIMM)、optane DIMM或非易失性DIMM(NVMDIMM)。根据本公开的示例实施例，可以不同地选择包括在存储服务器7200中的处理器7210的数目。

在本公开的示例实施例中，处理器7210和存储器7220可以提供处理器-存储器对。在本公开的示例实施例中，处理器7210的数目和存储器7220的数目可以彼此不同。处理器7210可以包括单核处理器或多核处理器。存储服务器7200的描述可以类似地应用于应用服务器7100。根据本公开的示例实施例，应用服务器7100可以包括或可以不包括存储设备7150。存储服务器7200可以包括至少一个存储设备7250。存储设备7250可以进入ECS模式，如参照图2至图12所描述的。

应用服务器7100至7100n和存储服务器7200至7200m可以通过网络7300彼此通信。网络7300可以使用光纤通道(FC)、以太网等来实现。FC可以是用于以相对高速进行数据传输的介质，并且可以采用光开关以提供更高的性能/更高的可用性。根据网络7300的访问方法，存储服务器7200至7200m可以被提供为文件存储、块存储或对象存储。

在本公开的示例实施例中，网络7300可以是存储区域网络(SAN)。例如，SAN可以是使用FC网络并根据FC协议(FCP)实现的FC-SAN。作为另一示例，SAN可以是使用TCP/IP网络并根据TCP/IP上的SCSI(SCSI over TCP/IP)或因特网SCSI(iSCSI)协议实现的IP-SAN。在本公开的示例实施例中，网络7300可以是通用网络，例如TCP/IP网络。例如，网络7300可以根据诸如以太网上的FC(FCoE，FC over Ethernet)、网络附加存储(NAS)、Fabrics上的NVMe(NVMe-oF，NVMe over Fabrics)等的协议来实现。

在下文中，将集中于应用服务器7100和存储服务器7200提供描述。应用服务器7100的描述可以应用于另一应用服务器7100n，并且存储服务器7200的描述也可以应用于另一存储服务器7200m。

应用服务器7100可以通过网络7300将用户或客户端请求存储的数据存储在存储服务器7200至7200m之一中。另外，应用服务器7100可以通过网络7300从存储服务器7200至7200m之一获取用户或客户端请求读取的数据。例如，应用服务器7100可以是网页服务器、数据库管理系统(DBMS)等。

应用服务器7100可以通过网络7300访问另一应用服务器7100n中包括的存储器7120n或存储设备7150n，或者可以通过网络7300访问存储服务器7200至7200m中包括的存储设备7250至7250m或存储器7220至7220m。因此，应用服务器7100可以对存储在应用服务器7100至7100n和/或存储服务器7200到7200m中的数据执行各种操作。例如，应用服务器7100可以执行命令以在应用服务器7100至7100n和/或存储服务器7200至7200m之间移动或复制数据。在本公开的一些示例实施例中，数据可以通过存储器7220至7220m从存储服务器7200至7200m的存储设备7250至7250m移动到应用服务器7100至7100n的存储器7120至7120n，或者可以直接移动到应用服务器7100至7100n的存储器7120至7120n。通过网络7300移动的数据可以是为了安全或隐私而加密的数据。

作为示例描述存储服务器7200，接口7254可以提供处理器7210与控制器(CTRL)7251之间的物理连接以及NIC 7240与控制器7251之间的物理连接。例如，接口7254可以通过直接附加存储(DAS)方法来实现，在直接附加存储(DAS)方法中存储设备7250直接连接到专用电缆。另外，例如，接口7254可以以各种接口技术来实现，例如，高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、PCIe(PCI express)、NVMe(NVM express)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)、紧凑式闪存(CF)卡接口等。

存储服务器7200还可以包括交换机7230和NIC 7240。交换机7230可以在处理器7210的控制下选择性地将处理器7210和存储设备7250彼此连接或选择性地将NIC 7240和存储设备7250彼此连接。

在本公开的示例实施例中，NIC 7240可以包括网络接口卡、网络适配器等。NIC7240可以通过有线接口、无线接口、蓝牙接口、光接口等连接到网络7300。NIC 7240可以包括内部存储器、DSP、主机总线接口等，并且可以通过主机总线接口连接到处理器7210和/或交换机7230。主机总线接口可以被实现为接口7254的上述示例之一。在本公开的示例实施例中，NIC 7240可以与处理器7210、交换机7230和存储设备7250中的至少一者集成。

在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可以向存储设备7150至7150n和7250至7250m发送数据或向存储器7120至7120n和7220至7220m发送命令以编程或读取数据。在本公开的一些示例实施例中，数据可以是通过纠错码(ECC)引擎纠正的纠错后的数据。数据是经过数据总线反转(DBI)或数据掩码(DM)的数据，并且可以包括循环冗余码(CRC)信息。数据可以是为了安全或隐私而加密的数据。

存储设备7150至7150n和7250至7250m可以响应于从处理器接收到的读取命令向NAND闪存器件7252至7252m发送控制信号和命令/地址信号。因此，当从NAND闪存器件7252至7252m读取数据时，可以输入读取使能信号RE作为数据输出控制信号以向DQ总线输出数据。可以使用读取使能信号RE生成数据选通DQS。命令和地址信号可以根据写入使能信号WE的上升沿或下降沿被锁存在页面缓冲器中。

控制器7251能够控制存储设备7250的整体操作。在本公开的示例实施例中，控制器7251可以包括静态随机存取存储器(SRAM)。控制器7251可以响应于写入命令将数据写入NAND闪存器件7252，或者可以响应于读取命令从NAND闪存器件7252读取数据。例如，可以从存储服务器7200中的处理器7210、另一存储服务器7200m中的处理器7210m、或应用服务器7100至7100n中的处理器7110至7110n提供写入命令和/或读取命令。DRAM 7253可以临时存储(缓冲)要被写入NAND闪存器件7252的数据或从NAND闪存器件7252读取的数据。另外，DRAM 7253可以存储元数据。元数据是用户数据或由控制器7251生成的用于管理NAND闪存器件7252的数据。存储设备7250可以包括用于安全或隐私的安全元件(SE)。

如上所述，在根据本公开示例实施例的存储器件、用于控制存储器件的控制器、包括存储器件的存储系统以及存储器件的操作方法中，可以从控制器接收页面离线地址，根据清理操作的错误地址可以在排除页面离线地址之后被报告。结果，可以防止报告相同的地址。

虽然上面已经示出和描述了本公开的示例实施例，但是对于本领域的普通技术人员显而易见的是，在不脱离由所附权利要求陈述的本发明构思的范围的情况下可以对本发明构思进行修改和变化。

Claims (20)

1.一种存储器件，包括：

存储单元阵列，所述存储单元阵列包括设置在字线和位线的交叉处的多个存储单元；

纠错电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误；以及

错误检查和清理电路，所述错误检查和清理电路被配置为对所述存储单元阵列执行清理操作，

其中，所述错误检查和清理电路包括：

第一寄存器，所述第一寄存器被配置为存储在所述清理操作中获得的错误地址；和

第二寄存器，所述第二寄存器被配置为存储从外部设备接收的页面离线地址。

2.根据权利要求1所述的存储器件，其中，所述错误检查和清理电路还包括：

错误检查和清理逻辑，所述错误检查和清理逻辑被配置为根据预定调度执行所述清理操作。

3.根据权利要求2所述的存储器件，其中，所述错误检查和清理逻辑还被配置为从在所述清理操作中检测到的错误地址中排除所述页面离线地址。

4.一种存储器件，包括：

存储单元阵列，所述存储单元阵列包括设置在字线和位线的交叉处的多个存储单元；

纠错电路，所述纠错电路被配置为从所述存储单元阵列读取数据并且纠正所读取的数据中的错误；以及

错误检查和清理电路，所述错误检查和清理电路被配置为对所述存储单元阵列执行清理操作，

其中，所述错误检查和清理电路包括：

第一寄存器，所述第一寄存器被配置为存储错误地址；和

错误检查和清理逻辑，所述错误检查和清理逻辑被配置为在从所述错误地址起沿第一方向或第二方向操作错误检查和清理地址计数器的同时执行所述清理操作，所述第一方向为使得所述错误检查和清理地址计数器递增计数的方向，所述第二方向为使得所述错误检查和清理地址计数器递减计数的方向。

5.根据权利要求4所述的存储器件，其中，所述错误检查和清理电路还包括清理方向逻辑，所述清理方向逻辑被配置为确定出：是沿着使得所述错误检查和清理地址计数器递增计数的所述第一方向执行所述清理操作，还是沿着使得所述错误检查和清理地址计数器递减计数的所述第二方向执行所述清理操作。

6.根据权利要求4所述的存储器件，其中，所述错误检查和清理逻辑还被配置为随机地将在所述清理操作中获得的多个错误地址存储在所述第一寄存器中。

7.根据权利要求6所述的存储器件，其中，所述错误检查和清理电路还包括随机选择逻辑，所述随机选择逻辑被配置为随机选择所述多个错误地址中的一个错误地址。

8.根据权利要求4所述的存储器件，其中，当在所述清理操作中检测到所述错误地址时，所述错误检查和清理逻辑停止所述清理操作，并且在所述错误地址被报告给外部设备之后恢复所述清理操作。

9.根据权利要求8所述的存储器件，所述存储器件还包括：

恢复逻辑，所述恢复逻辑被配置为从所述清理操作被停止之前所述错误检查和清理地址计数器所对应的地址恢复所述清理操作。

10.一种存储器件的操作方法，所述操作方法包括：

从控制器接收错误检查和清理模式信息；以及

响应于所述错误检查和清理模式信息，沿反向操作错误检查和清理地址计数器以执行清理操作。

11.根据权利要求10所述的操作方法，所述操作方法还包括：

在所述清理操作中获得的错误地址当中随机选择一个错误地址；和

向所述控制器报告所选择的错误地址。

12.根据权利要求11所述的操作方法，所述操作方法还包括：

从紧接在报告所选择的错误地址之前所述错误检查和清理地址计数器所对应的地址恢复所述清理操作。

13.根据权利要求11所述的操作方法，所述操作方法还包括：

沿正向操作所述错误检查和清理地址计数器。

14.一种存储器件的操作方法，所述操作方法包括：

从控制器接收错误检查和清理模式信息；

从所述控制器接收页面离线地址；

响应于所述错误检查和清理模式信息执行清理操作；以及

向所述控制器报告在所述清理操作中检测到的错误地址。

15.根据权利要求14所述的操作方法，其中，所述清理操作在排除与所述页面离线地址相对应的范围之后被执行。

16.一种控制器，包括：

映射管理装置，所述映射管理装置被配置为管理存储器件的逻辑地址与物理地址之间的映射关系，以及使用从所述存储器件接收到的错误地址生成页面离线地址；和

错误检查和清理模式管理装置，所述错误检查和清理模式管理装置被配置为管理所述存储器件的错误检查和清理模式，

其中，所述错误检查和清理模式管理装置向所述存储器件发送错误检查和清理模式信息和所述页面离线地址。

17.根据权利要求16所述的控制器，其中，所述错误检查和清理模式信息和所述页面离线地址通过至少一条数据线被发送。

18.根据权利要求16所述的控制器，其中，所述错误地址通过所述存储器件与所述控制器之间的错误地址专用线被接收。

19.根据权利要求18所述的控制器，其中，所述错误地址专用线针对每个存储芯片被提供。

20.根据权利要求18所述的控制器，其中，所述错误地址专用线针对每个伪通道被提供。

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