CN114649803B - 电源钳位静电放电保护电路 - Google Patents
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Abstract
本发明提供一种电源钳位静电放电保护电路，电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，电源端分别与静电放电探测电路和泄放电路连接，用于提供电源电压；接地端分别与静电放电探测电路和泄放电路连接，用于提供供地电平；静电放电探测电路与泄放电路连接，用于探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到静电放电脉冲的探测信号发送至泄放电路，其中，静电放电探测电路包括瞬态探测电路和静态探测电路；泄放电路用于在接收到探测信号时泄放静电电流。通过本发明提供得电源钳位静电放电保护电路，可以防止静电电荷泄放的误触发情况发生。
Description
技术领域
本发明涉及集成电路芯片静电放电保护技术领域，尤其涉及一种电源钳位静电放电保护电路。
背景技术
集成电路芯片的静电防护设计是保证芯片可靠工作的必备条件之一。
静电冲击在生活中无处不在，随着集成电路工艺技术的不断进步，构成电路的器件尺寸越来越小，静电冲击本身具有时间短和瞬时电流非常大的特点。在器件尺寸做小的情况下，静电冲击会在器件内部形成巨大的等效电场，把器件直接击穿，使得器件遭受不可逆的物理伤害而瘫痪。
相关技术可知，由于正常上电脉冲会出现波动或发生快速上电的情况，往往会将正常上电脉冲当作静电电荷进行泄放，出现了静电电荷泄放的误触发情况。
发明内容
本发明提供一种电源钳位静电放电保护电路，用以解决现有技术中出现的静电电荷泄放的误触发缺陷，实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
本发明提供一种电源钳位静电放电保护电路，所述电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，所述电源端分别与所述静电放电探测电路和所述泄放电路连接，用于提供电源电压；所述接地端分别与所述静电放电探测电路和所述泄放电路连接，用于提供供地电平；所述静电放电探测电路与所述泄放电路连接，用于探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到所述静电放电脉冲的探测信号发送至所述泄放电路，其中，所述静电放电探测电路包括瞬态探测电路和静态探测电路，所述瞬态探测电路用于探测输入至所述静电放电探测电路的瞬时脉冲，所述静态探测电路用于探测输入至所述静电放电探测电路的电压幅值，所述静电放电探测电路基于所述瞬时脉冲和所述电压幅值探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲；所述泄放电路用于在接收到所述探测信号时泄放静电电流。
根据本发明提供的一种电源钳位静电放电保护电路，所述瞬态探测电路包括第一电阻、第一电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中，所述第一NMOS晶体管的栅极与所述第一电容的上极板相连，所述第一电容的下极板与所述接地端相连，所述第一NMOS晶体管的源极与所述接地端相连，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极相连，所述第二NMOS晶体管的栅极与所述第三NMOS晶体管的漏极相连，所述第二NMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第三NMOS晶体管的源极与所述接地端相连；所述第一PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，所述第一PMOS晶体管的源极与所述电源端相连，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的栅极相连，所述第二PMOS晶体管的源极与所述电源端相连；所述第一电阻的一端与所述第一PMOS晶体管的栅极相连，所述第一电阻的另一端与所述电源端相连。
根据本发明提供的一种电源钳位静电放电保护电路，所述静态探测电路包括：第二电阻、第三电阻、第三PMOS晶体管、第四NMOS晶体管和二极管组，其中，所述第四NMOS晶体管的栅极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体管的源极与所述接地端相连；所述第二电阻的一端分别与所述电源端、所述第三PMOS晶体管的栅极相连，以及在所述第二电阻的另一端与所述第四NMOS晶体管之间连接有所述二极管组；所述第三PMOS晶体管的源极与所述电源端相连，所述第三PMOS晶体管的漏极与所述第三电阻的一端相连，所述第三电阻的另一端与所述接地端相连。
根据本发明提供的一种电源钳位静电放电保护电路，所述二极管组由多个正向偏置的二极管串联连接构成，其中，所述二极管的数量根据静电放电触发电压的大小确定。
根据本发明提供的一种电源钳位静电放电保护电路，所述泄放电路包括BigFET晶体管，其中，所述BigFET晶体管的漏极与所述电源端相连，所述BigFET晶体管的栅极与所述第三PMOS晶体管的漏极相连。
根据本发明提供的一种电源钳位静电放电保护电路，所述泄放电路采用以下方式实现静电电流泄放：在接收到所述探测信号时，通过导通所述BigFET晶体管实现静电电流泄放，其中，所述BigFET晶体管的导通时长根据所述第二NMOS晶体管的尺寸确定。
本发明提供的电源钳位静电放电保护电路，通过把静电放电探测电路设置为瞬态探测电路和静态探测电路，并基于瞬态探测电路探测输入至静电放电探测电路的瞬时脉冲，以及基于静电放电探测电路探测输入至静电放电探测电路的电压幅值，并根据瞬时脉冲和电压幅值共同确定输入至静电放电探测电路的脉冲是否为静电放电脉冲。在本发明中，静电放电探测电路是根据对瞬态脉冲和电压幅值两个方面综合探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，在应用过程中，只有同时满足这两个条件，才能通过泄放电路泄放静电电流。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的电源钳位静电放电保护电路的结构示意图之一；
图2是本发明提供的电源钳位静电放电保护电路的结构示意图之二；
图3是在同一个HBM-1KV的ESD冲击下，本发明提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构以及RD+反相器的静态结构钳位电压随时间变化示意图；
图4是在同一个1.8V-10ns正常上电情况下，本发明提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构的泄放晶体管栅极电压随时间变化示意图；
图5是在正常1.8V上电且变化不同上升时间的情况下，本发明提供的电源钳位静电放电保护电路中的泄放晶体管栅极电压随时间变化示意图。
附图标记：
10：电源端； 20：接地端； 30：静电放电探测电路；
301：瞬态探测电路； 302：静态探测电路； 40：泄放电流；
3011：第一电阻； 3012：第一电容；
3013：第一PMOS晶体管； 3014：第二PMOS晶体管；
3015：第一NMOS晶体管； 3016：第二NMOS晶体管；
3017：第三NMOS晶体管； 3018：C节点；
3021：第二电阻； 3022：第三电阻；
3023：第三PMOS晶体管； 3024：第四NMOS晶体管；
3025：二极管组。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
静电放电(Electronic Static Discharge，又称ESD)，是静电荷从一个物体向另一个物体未经控制地转移，可能损坏微芯片。ESD保护策略的宗旨就是在静电冲击来临的时候，为冲击带来的大量电荷提供一个低阻的泄放通路，静电电荷从低阻泄放通路泄放可以避免对内部逻辑电路造成伤害。随着工艺的进步，静电冲击对芯片逻辑电路的威胁越来越大，有效的防静电冲击设计方案的意义也就越来越突出。
芯片的ESD冲击防护设计需要考虑的因素众多，可以从器件级别来优化泄放器件的泄放性能。例如，可以从电路级别来设计一个有效的泄放器件触发机制，让泄放器件在冲击来临时有效开启，在正常上电时严格关闭，用以避免出现静电电荷泄放的误触发。
本发明提供的电源钳位静电放电保护电路，静电放电探测电路用于探测是否是真的ESD事件来临，如果判断为真的ESD事件，则打开泄放电路泄放大量ESD电流。如果不是真的ESD事件，则泄放电路处于未工作状态。静电放电探测电路是对瞬态脉冲和电压幅值两个方面的综合探测，只有同时满足这两个条件时，才能打开泄放电路。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
本发明将结合图1对电源钳位静电放电保护电路的结构进行说明。
图1是本发明提供的电源钳位静电放电保护电路的结构示意图之一。
在本发明一示例性实施例中，如图1所示，电源钳位静电放电保护电路可以包括电源端10、接地端20、静电放电探测电路30和泄放电路40。下面将分别介绍各模块。
在一示例中，电源端10可以分别与静电放电探测电路30和泄放电路40连接，用于提供电源电压。其中，电源端10还可以用器件内部的工作电压VDD表示。
接地端20可以分别与静电放电探测电路30和泄放电路40连接，用于提供供地电平，实现静电放电探测电路30和泄放电路40的接地连接。其中，接地端20还可以用电路公共接地端电压VSS表示。
在一示例中，静电放电探测电路30可以与泄放电路40连接。在应用过程中，静电放电探测电路30和泄放电路40可以分别连接于电源端10和接地端20之间。其中，静电放电探测电路30可以用于探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，即用于识别施加在电源端10和接地端20之间的冲击是否为ESD冲击。如果识别出是ESD冲击，则发出相应信号(对应探测信号)打开泄放电路40。如果是正常上电，即识别出不是ESD冲击，则不打开泄放电路40。
在一种实施例中，静电放电探测电路30可以包括瞬态探测电路301和静态探测电路302。其中，瞬态探测电路301可以用于探测输入至静电放电探测电路30的瞬时脉冲。静态探测电路302可以用于探测输入至静电放电探测电路30的电压幅值。在应用过程中，静电放电探测电路30可以基于瞬时脉冲和电压幅值探测输入至静电放电探测电路30的脉冲是否为静电放电脉冲，并将检测到静电放电脉冲的探测信号发送至泄放电路40。其中，泄放电路40用于在接收到探测信号时泄放静电电流。在应用过程中，泄放电路40在ESD冲击来临时，可以为冲击带来的静电电荷提供低阻的泄放通路，实现静电释放。在本实施例中，静电放电探测电路30是对瞬态脉冲和电压幅值两个方面的综合探测，只有同时满足这两个条件时，才能打开泄放电路40泄放静电电流。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
本发明提供的电源钳位静电放电保护电路，通过把静电放电探测电路设置为瞬态探测电路和静态探测电路，并基于瞬态探测电路探测输入至静电放电探测电路的瞬时脉冲，以及基于静电放电探测电路探测输入至静电放电探测电路的电压幅值，并根据瞬时脉冲和电压幅值共同确定输入至静电放电探测电路的脉冲是否为静电放电脉冲。在本发明中，静电放电探测电路是根据对瞬态脉冲和电压幅值两个方面综合探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，在应用过程中，只有同时满足这两个条件，才能通过泄放电路泄放静电电流。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
为了进一步介绍本发明提供的电源钳位静电放电保护电路，下面将结合图2进行说明。
图2是本发明提供的电源钳位静电放电保护电路的结构示意图之二。
在本发明一示例性实施例中，如图2所示，瞬态探测电路301可以包括第一电阻3011、第一电容3012、第一PMOS晶体管3013、第二PMOS晶体管3014、第一NMOS晶体管3015、第二NMOS晶体管3016和第三NMOS晶体管3017。其中，第一NMOS晶体管3015的栅极与第一电容3012的上极板相连，第一电容3012的下极板与接地端20相连，第一NMOS晶体管3015的源极与接地端20相连，第一NMOS晶体管3015的漏极与第二NMOS晶体管3016的源极相连。第二NMOS晶体管3016的栅极与第三NMOS晶体管3017的漏极相连，第二NMOS晶体管3016的漏极与第三NMOS晶体管3017的栅极相连，第三NMOS晶体管3017的源极与接地端20相连。第一PMOS晶体管3013的漏极与第二NMOS晶体管3016的漏极相连，第一PMOS晶体管3013的源极与电源端10相连。第二PMOS晶体管3014的漏极与第二NMOS晶体管3016的栅极相连，第二PMOS晶体管3014的源极与电源端10相连。第一电阻3011的一端与第一PMOS晶体管3013的栅极相连，第一电阻3011的另一端与电源端10相连。
继续以图2为例进行说明，静态探测电路302可以包括第二电阻3021、第三电阻3022、第三PMOS晶体管3023、第四NMOS晶体管3024和二极管组3025。在一示例中，第三电阻3022是在静电放电探测电路探测到ESD事件时，可以给泄放电路40的栅端提供一个稳定的高低电平。其中，第三电阻3022也可以用NMOS晶体管代替。
在一示例中，第四NMOS晶体管3024的栅极与第二PMOS晶体管3014的漏极相连，第四NMOS晶体管3024的源极与接地端20相连。第二电阻3021的一端分别与电源端10、第三PMOS晶体管3023的栅极相连。以及在第二电阻3021的另一端与第四NMOS晶体管3024之间连接有二极管组3025。
在一示例中，二极管组3025可以由多个正向偏置的二极管串联连接构成，其中，二极管的数量可以根据静电放电触发电压的大小确定，即二极管的数量取决于设计窗口的静电放电触发电压(对应发生ESD事件的触发电压)的大小。静电放电触发电压可以理解为发生静电放电事件时所对应的触发电压。在应用过程中，二极管的数量可以根据实际情况进行灵活调节。可以理解的是，二极管的数量可以根据工艺和应用所要求的ESD触发电压决定。比如某些工艺要求的触发电压高，二极管的数量可以设置的多。某些应用要求的触发电压低，二极管的数量可以设置的少。
第三PMOS晶体管3023的源极与电源端10相连，第三PMOS晶体管3023的漏极与第三电阻3022的一端相连，第三电阻3022的另一端与接地端20相连。
在本发明一示例性实施例中，泄放电路40可以包括BigFET晶体管，其中，BigFET晶体管的漏极与电源端10相连，BigFET晶体管的栅极与第三PMOS晶体管3014的漏极相连。
继续以图2为例进行说明，静电放电探测电路用于探测是否是真的ESD事件来临，如果判断为真的ESD事件，则BigFET晶体管的栅极设置为高电位，打开BigFET晶体管泄放大量ESD电流。如果探测出不是真的ESD事件，则BigFET晶体管的栅极保持为低电位，BigFET晶体管处于关闭状态。在应用过程中，首先是由R1*C1(对应第一电阻3011*第一电容3012)检测施加在电源端10和接地端20之间的冲击是否为瞬态脉冲事件(对应前文所述的瞬态探测电路用于探测输入至静电放电探测电路的瞬时脉冲)，若是瞬态脉冲，则C节点3018置为高电位，同时保持时间由第二NMOS晶体管3016的漏电大小决定。其中，第二NMOS晶体管3016漏电越快，C节点3018置为高电位的时间越短，即保持时间越短。在应用过程中，C节点3018置为高电位，可以打开第四NMOS晶体管3024，若电压幅值也达到ESD要求的高幅值，则第二电阻3021和第四NMOS晶体管3024构成的通路打开，BigFET晶体管的栅极置为高电位，开启BigFET晶体管泄放大量ESD电流。
可以理解的是，本发明提供的电源钳位静电放电保护电路中的静电放电探测电路是对瞬态脉冲和电压幅值两个方面的综合探测，只有同时满足这两个条件时，才能打开泄放晶体管(例如BigFET晶体管)。如果只是正常上电脉冲的话，是无法开启泄放晶体管的，从而具有很强的防误触发性。
需要说明的是，本发明提供的电源钳位静电放电保护电路通过利用C节点3018的漏电定时来控制对泄放晶体管(例如BigFET晶体管)的开启时间。
在一种实施例中，泄放电路40可以采用以下方式实现静电电流泄放：在接收到探测信号时，通过导通BigFET晶体管实现静电电流泄放，其中，BigFET晶体管的导通时长可以根据第二NMOS晶体管3016的尺寸确定。
在应用过程中，第二NMOS晶体管3016的尺寸大小调节改变可以保证泄放晶体管的开启时间足够长，通过定时漏电的方法提高了ESD冲击下泄放晶体管的开启时间。在一示例中，可以通过减小第二NMOS晶体管3016的尺寸来增加泄放晶体管的开启时长。
可以理解的是，因为定时漏电延长了静电电流泄放时间，R1*C1得到的时间常数可以很小，也就是第一电阻3011和第一电容3012的尺寸可以变小，从而使得整个电源钳位静电放电保护电路所占版图面积大大减小。同时，探测电容电阻(第一电阻3011和第一电容3012)时间常数变小以后，保护电路对快速上电引起的误触发免疫能力增强，并且，本发明提出的保护电路在正常上电时，漏电也会很小。
为了说明本发明提供的电源钳位静电放电保护电路的效果，下面将结合图3至图5进行说明。
图3是在同一个HBM-1KV的ESD冲击下，本发明提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构以及RD+反相器的静态结构钳位电压随时间变化示意图。
根据图3可知，传统瞬态结构只有10-20ns的泄放时间就立即关断保持高电位，而本发明结构保持1us以上的泄放时间，钳位在低电压。这也同时证明发明结构以较小的R1*C1(对应第一电阻*第一电容)时间常数(较小的版图面积)，可以实现很长的泄放时间。该泄放时间基本上是传统瞬态结构的50倍以上。
图4是在同一个1.8V-10ns正常上电情况下，本发明提供的电源钳位静电放电保护电路和RC+反相器的瞬态结构的泄放晶体管栅极电压随时间变化示意图。
根据图4可知，在同一个1.8V-10ns的快速上电激励下，RC+反相器的传统瞬态结构的泄放晶体管的栅压有20ns的误触发时间，且电压较高，会使得泄放晶体管有20ns的误触发行为。本发明的提出结构在同样激励下，泄放晶体管的栅压最高到0.39V，未达到开启泄放晶体管的阈值电压，所以不存在误触发。本发明提出结构有很强的误触发特性。
图5是在正常1.8V上电且变化不同上升时间的情况下，本发明提供的电源钳位静电放电保护电路中的泄放晶体管栅极电压随时间变化示意图。
根据图5可知，在1.8V的幅值，上升时间从10ns-40ns变化的4种激励下，本发明提出结构的泄放晶体管10ns上升时间已经是快速上电的最坏情况，随着上升时间的增加，该电路响应强度逐渐减弱。在这些快速上电脉冲激励下，泄放晶体管都处于关闭状态，没有误触发现象。在正常1.8V供电情况下，上升时间是us量级的，该电路更不会有误触发现象。
本发明提供的电源钳位静电放电保护电路，通过对C节点3018电流漏电定时的方法，灵活调节并提升泄放晶体管在ESD冲击下的泄放时间，使得泄放晶体管的开启时间可以脱离探测电容电阻时间常数(即第一电容3012的电容值和第一电阻3011的电阻值的乘积)的控制。在应用过程中，可以把探测电容电阻时间常数做小，以此节省版图面积并提升电路对于快速上电引起误触发的免疫能力。同时，本发明提出的保护电路对瞬态脉冲激励和电压幅值两方面做探测，只有同时满足这两个条件才能开启泄放晶体管。所以正常上电的电压幅值达不到电路的探测范围，也无法打开泄放晶体管，本发明提供的电源钳位静电放电保护电路的防误触发性能较强。
本发明提出的电源钳位静电放电保护电路通过电路结构上的改进大大增加了泄放晶体管在ESD冲击下的泄放时间，使得探测电容电阻的时间常数变小，以此来减小快速上电时，保护电路发生误触发的概率。并且，瞬态脉冲和电压幅值双探测机制保证正常上电激励不会开启泄放晶体管，使得保护电路的防误触发性能进一步提升。
根据前文描述可知，本发明提供的电源钳位静电放电保护电路，通过把静电放电探测电路设置为瞬态探测电路和静态探测电路，并基于瞬态探测电路探测输入至静电放电探测电路的瞬时脉冲，以及基于静电放电探测电路探测输入至静电放电探测电路的电压幅值，并根据瞬时脉冲和电压幅值共同确定输入至静电放电探测电路的脉冲是否为静电放电脉冲。在本发明中，静电放电探测电路是根据对瞬态脉冲和电压幅值两个方面综合探测输入至静电放电探测电路的脉冲是否为静电放电脉冲，在应用过程中，只有同时满足这两个条件，才能通过泄放电路泄放静电电流。进而实现了对于快速上电的情况下，可以具有较强的误触发免疫能力，防止静电电荷泄放的误触发情况发生。
进一步可以理解的是，本发明实施例中尽管在附图中以特定的顺序描述操作，但是不应将其理解为要求按照所示的特定顺序或是串行顺序来执行这些操作，或是要求执行全部所示的操作以得到期望的结果。在特定环境中，多任务和并行处理可能是有利的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由上面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (2)
1.一种电源钳位静电放电保护电路，其特征在于，所述电源钳位静电放电保护电路包括电源端、接地端、静电放电探测电路和泄放电路，其中，
所述电源端分别与所述静电放电探测电路和所述泄放电路连接，用于提供电源电压；
所述接地端分别与所述静电放电探测电路和所述泄放电路连接，用于提供地电平；
所述静电放电探测电路与所述泄放电路连接，用于探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲，并将检测到所述静电放电脉冲的探测信号发送至所述泄放电路，其中，所述静电放电探测电路包括瞬态探测电路和静态探测电路，所述瞬态探测电路用于探测输入至所述静电放电探测电路的瞬时脉冲，所述静态探测电路用于探测输入至所述静电放电探测电路的电压幅值，所述静电放电探测电路基于所述瞬时脉冲和所述电压幅值探测输入至所述静电放电探测电路的脉冲是否为静电放电脉冲；
所述泄放电路用于在接收到所述探测信号时泄放静电电流，其中，所述瞬态探测电路包括第一电阻、第一电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中，
所述第一NMOS晶体管的栅极与所述第一电容的上极板相连，所述第一电容的下极板与所述接地端相连，所述第一NMOS晶体管的源极与所述接地端相连，所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极相连，所述第二NMOS晶体管的栅极与所述第三NMOS晶体管的漏极相连，所述第二NMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第三NMOS晶体管的源极与所述接地端相连；
所述第一PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，所述第一PMOS晶体管的源极与所述电源端相连，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的栅极相连，所述第二PMOS晶体管的源极与所述电源端相连；
所述第一电阻的一端与所述第一PMOS晶体管的栅极相连，所述第一电阻的另一端与所述电源端相连；
所述静态探测电路包括：第二电阻、第三电阻、第三PMOS晶体管、第四NMOS晶体管和二极管组，其中，
所述第四NMOS晶体管的栅极与所述第二PMOS晶体管的漏极相连，所述第四NMOS晶体管的源极与所述接地端相连；
所述第二电阻的一端分别与所述电源端、所述第三PMOS晶体管的栅极相连，以及在所述第二电阻的另一端与所述第四NMOS晶体管之间连接有所述二极管组；
所述第三PMOS晶体管的源极与所述电源端相连，所述第三PMOS晶体管的漏极与所述第三电阻的一端相连，所述第三电阻的另一端与所述接地端相连；
所述二极管组由多个正向偏置的二极管串联连接构成，其中，所述二极管的数量根据静电放电触发电压的大小确定；
所述泄放电路包括BigFET晶体管，其中，
所述BigFET晶体管的漏极与所述电源端相连，所述BigFET晶体管的栅极与所述第三PMOS晶体管的漏极相连。
2.根据权利要求1所述的电源钳位静电放电保护电路，其特征在于，所述泄放电路采用以下方式实现静电电流泄放：
在接收到所述探测信号时，通过导通所述BigFET晶体管实现静电电流泄放，其中，所述BigFET晶体管的导通时长根据所述第二NMOS晶体管的尺寸确定。
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