CN114649030A - 用于存储器子系统的球栅阵列存储 - Google Patents

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Abstract

本申请涉及用于存储器子系统的球栅阵列存储。一种设备包含具有多个球栅阵列BGA组件的存储器组件，其中所述BGA组件中的每一相应者包含多个存储器块和BGA组件控制器以及与所述多个存储器块相邻以管理所述多个存储器块的固件。所述设备进一步包含处理装置，其包含在所述存储器组件中，用以对所述BGA组件执行存储器操作。

Description

用于存储器子系统的球栅阵列存储
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及用于存储器子系统的球栅阵列存储。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统将数据存储在存储器装置处且从存储器装置检索数据。
发明内容
在一个方面，本申请提供一种设备，其包括：存储器组件，其具有多个球栅阵列(BGA)组件，其中所述BGA组件中的每一相应者包含：多个存储器块；以及BGA组件控制器和固件，所述固件与所述多个存储器块相邻以管理所述多个存储器块；以及处理装置，其包含在所述存储器组件中，用以对所述BGA组件执行存储器操作。
在另一方面，本申请提供一种方法，其包括：通过包含在存储器装置的存储器组件中的控制器对存储在所述存储器组件的多个球栅阵列(BGA)组件中的数据执行存储器操作，其中所述BGA组件中的每一相应者包含：多个存储器块，其用以存储所述数据；以及BGA组件控制器和固件，所述固件与所述多个存储器块相邻以管理对存储在所述多个存储器块中的所述数据执行的所述存储器操作；将对所述数据执行的所述存储器操作的结果从包含在所述存储器组件中的所述控制器传送到与所述存储器组件可操作地耦合的额外控制器；以及将对所述数据执行的所述存储器操作的所述结果从所述额外控制器传送到主机。
在又一方面，本申请提供一种设备，其包括：存储器组件，其具有多个球栅阵列(BGA)组件，其中所述BGA组件中的每一相应者包含：多个NAND存储器块；以及BGA组件控制器和固件，所述固件与所述多个存储器块相邻以管理所述多个NAND存储器块；处理装置，其包含在所述存储器组件中，用以对所述BGA组件执行存储器操作；控制器，其可操作地与所述存储器组件耦合以管理在主机与所述多个BGA组件之间传送的数据；以及接口，其包含在所述存储器组件中，所述接口包括多个输入/输出(I/O)通道以将所述BGA组件耦合到所述处理装置。
附图说明
根据下文给出的详细描述和本公开的各个实施例的附图，将更充分地理解本公开。然而，图式不应视为将本公开限于特定实施例，而是仅用于解释和理解。
图1说明根据本公开的一些实施例的包含存储器子系统的实例计算环境。
图2是根据本公开的一些实施例的用于存储器子系统的实例球栅阵列存储的框图。
图3是根据本公开的一些实施例的用于存储器子系统的实例球栅阵列存储的另一框图。
图4是根据本公开的一些实施例的用于存储器子系统的球栅阵列存储的实例方法的流程图。
图5是本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的方面涉及用于存储器子系统的球栅阵列存储，确切地说涉及包含多个球栅阵列(BGA)组件的存储器子系统。存储器子系统可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(如存储数据的存储器装置)的存储器子系统。主机系统可提供待存储在存储器子系统处的数据且可请求待从存储器子系统检索的数据。
存储器子系统可包含存储大量数据(例如，大于一百(100)太字节(TB)的数据)的存储器装置。一些存储器子系统可具有高吞吐量(例如，五十(50)到100千兆字节/秒(GB/s))。然而，可存储大量数据的存储器子系统可能不具有高带宽。如本文中所使用，术语“带宽”可指在一定时间内可传送的最大数据量。举例来说，快闪存储器装置可为可存储大量数据但不一定具有随容量扩展的带宽的高存储容量快闪存储器装置。
归因于存储器装置的接口和数据行进通过的路径，高存储容量存储器装置可能不具有高带宽。如本文中所使用，术语“接口”可指共享边界，计算机系统的两个或更多个单独组件跨越所述共享边界交换信息。外围组件互连高速(PCIe)是用于连接计算机系统的组件的接口标准。接口的版本(例如，代)和连接到接口的输入/输出(I/O)通道的量可确定存储器装置的带宽。如本文中所使用，术语“I/O通道”可指连接到一或多个接口以在一或多个接口之间传送数据的导线。
数据行进通过的路径可影响存储器子系统的带宽。举例来说，数据可行进通过存储器子系统内的不同存储器组件和接口。行进通过不同组件和接口可降低数据传送的速度，因为数据可以比其行进通过接口更低的速率行进通过存储器组件。此外，数据可行进通过的不同接口可具有不同带宽。行进通过不同存储器组件和接口可减小存储器子系统的净带宽。如本文中所使用，“净带宽”可指当数据从起始存储器装置行进到目的地存储器装置时在一定时间内传送的数据量。
此外，存储器装置的存储容量可以比耦合到存储器装置的接口的带宽更快的速率增加。这可导致较少利用高容量存储器中的一定量的存储，因为无法足够快地存取数据以利用存储器装置的全部存储容量。带宽限制可导致使用具有较小容量的存储器装置来避免将不可用存储器构建到存储器子系统中。
一些常规方法试图通过将存储器装置(如，例如额外与非(NAND)存储器装置)添加到存储器子系统来增加存储器子系统的净带宽且减少不可用存储容量的量。尽管此类方法可改进存储器子系统的净带宽，但额外NAND存储器装置占据存储器子系统内的空间。由额外NAND存储器装置占据的任何空间减少存储器子系统内可用以实施执行不同功能的存储器组件的空间量。额外NAND存储器装置还可使得存储器子系统消耗额外功率。占据额外空间和消耗额外功率是不合需要的，因为其导致存储器子系统更大且使用更多功率来按预期运行。
本公开的方面通过将多个球栅阵列(BGA)组件(例如，球栅阵列固态驱动器(BGASSD)组件)并入到存储器子系统中来解决以上和其它缺陷。举例来说，根据本公开将BGA组件并入到存储器子系统中可在不增加存储器子系统的大小或功率消耗的情况下增加存储器子系统的带宽和存储容量。如本文中所使用，术语“BGA组件”是指包含全部在单个封装中的存储器(如NAND快闪存储器和DRAM存储器)、固件和控制器芯片的存储器组件。举例来说，在一些实施例中，存储器子系统的存储器装置内的多个BGA组件可耦合到控制器，所述控制器配置成对存储在多个BGA组件中的数据执行操作。
图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算环境100。存储器子系统110可包含媒体，如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
存储器子系统110可为存储装置、存储器模块或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)，和各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算环境100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。主机系统120使用存储器子系统110，例如将数据写入到存储器子系统110和从存储器子系统110读取数据。如本文中所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，所述连接可为间接通信连接或直接通信连接(例如，不具有介入组件)，无论有线还是无线，包含如电连接、光学连接、磁性连接等连接。
主机系统120可为计算装置，如台式计算机、膝上型计算机、网络服务器、移动装置或包含存储器和处理装置的此类计算装置。主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤信道、串行附接SCSI(SAS)、小型计算机系统接口(SCSI)、双数据速率(DDR)存储器总线、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)、开放NAND快闪接口(ONFI)、双数据速率(DDR)、低功率双数据速率(LPDDR)，或任何其它接口。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1说明存储器子系统110作为实例。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的实例包含与非(NAND)型快闪存储器。存储器装置130中的每一个可包含一或多个存储器单元阵列。存储器单元可包含每单元可存储一个位的单层级单元(SLC)、每单元可存储两个位的多层级单元(MLC)，每单元可存储三个位的三层级单元(TLC)、每单元可存储四个位的四层级单元(QLC)和/或每单元可存储五个位的五层级单元(PLC)等。如本文中所使用，术语多层级单元用于指配置成每单元存储多于一个位的单元(例如，MLC、TLC、QLC、PLC等)。在一些实施例中，特定存储器组件可包含存储器单元的SLC部分以及MLC部分、TLC部分、QLC部分和/或PLC部分。存储器装置130的存储器单元可分组为可指代用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，NAND)，可将页分组以形成块。
尽管描述了如NAND型快闪存储器的非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器或存储装置，如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器，和电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115可与存储器装置130通信以执行操作，如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可包含硬件，如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统以执行本文中所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。
存储器子系统控制器115可为处理装置，其包含配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其配置成存储用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程的指令。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可替代地依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。
一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换成指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责与存储器装置130相关联的其它操作，如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作，以及在逻辑块地址与物理块地址之间的地址转译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成主机系统120的信息。
存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且对所述地址进行解码以存取存储器装置130。
在一些实施例中，存储器装置130包含与存储器子系统控制器115一起操作以对存储器装置130的一或多个存储器单元执行操作的本地媒体控制器135。外部控制器(例如，存储器子系统控制器115)可外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130是受管理存储器装置，其是与本地控制器(例如，本地控制器135)组合以在同一存储器装置封装内进行媒体管理的原始存储器装置。受管理存储器装置的实例为受管理NAND(MNAND)装置。
存储器子系统110可包含存储器组件113。存储器组件113可包含各种电路系统，以便于在具有高带宽(例如，50到100GB/s)的存储器装置130中存储大量数据(例如，大于100TB的数据)。在一些实施例中，存储器组件113可包含用以存储数据的多个BGA组件112-1、……、112-N(个别地或共同地称为BGA组件112)，和用以管理BGA组件112的处理装置(例如，控制器)136。
在一些实施例中，存储器装置130包含存储器组件113的至少一部分。此外，存储器装置130可包含配置成执行用于执行本文中所描述的操作的指令的本地媒体控制器135。在一些实施例中，存储器组件113是主机系统110、应用程序或操作系统的部分。
在非限制性实例中，设备(例如，存储器子系统110)可包含存储器组件113。存储器组件113可驻留在存储器装置130上。如本文中所使用，术语“驻留在……上”是指某物物理地位于特定组件上。举例来说，存储器组件113“驻留在存储器装置130上”是指包括存储器组件113的硬件电路系统物理地位于存储器装置130上的情况。术语“驻留在……上”可在本文中与如“部署在……上”或“位于……上”的其它术语互换使用。
存储器子系统110(例如，存储器装置130)可包含具有多个BGA组件112-1、……、112-N(个别地或共同地称为BGA组件112)的存储器组件113，其中BGA组件112中的每一相应者包含多个NAND存储器块(例如，图2中所展示的NAND存储器块222-1、……、221-N)，BGA组件控制器(例如，图2中所展示的BGA组件控制器216-1、……、216-N)和与多个NAND存储器块相邻以管理多个NAND存储器块的固件。在一些实施例中，BGA组件112中的每一相应者的BGA组件控制器可独立地管理所述相应BGA组件112中的每一相应NAND存储器块。举例来说，BGA组件112的BGA组件控制器可执行指令以将数据传送到所述BGA组件的多个NAND存储器块中的一或多个且从所述BGA组件的多个NAND存储器块中的一或多个传送数据，而不将数据传送到所述BGA组件的其它NAND存储器块或从所述BGA组件的其它NAND存储器块传送数据。
处理装置(例如，控制器)136包含在存储器组件113中以对BGA组件112(例如，对存储在BGA组件112中的数据)执行存储器操作。存储器操作可包含例如对存储在BGA组件112中(例如，在BGA组件的块中)的数据执行的计算操作。处理装置136可经由接口耦合到BGA组件112。举例来说，接口可包含多个处理装置和BGA组件输入/输出(I/O)通道以将BGA组件112耦合到处理装置136。在一些实施例中，处理装置136可使用与用于将BGA组件112耦合到接口的BGA组件I/O通道的数目相同数目的处理装置I/O通道来耦合到接口。
控制器(例如，存储器子系统控制器)115可与存储器组件113可操作地耦合以管理在主机(例如，主机系统)120与多个BGA组件112之间传送的数据。在一些实施例中，控制器115可执行对应于来自主机120的请求的主机请求操作，其中主机请求操作与由处理装置136执行的存储器操作不同。在一些实施例中，可对BGA组件112执行用以管理BGA组件112的存储器操作，而可对处理装置136执行用于满足主机请求的操作。在一些实施例中，处理装置136和多个BGA组件112可位于同一存储器芯片上。在一些实施例中，处理装置136和多个BGA组件112位于不同存储器芯片上。此外，控制器115可从主机120接收对BGA组件112执行存储器操作的请求。可通过处理装置136对BGA组件112执行存储器操作，且可将存储器操作的结果从处理装置136传送(例如，发送)到控制器115，所述控制器115可将操作的结果传送到主机120。
图2是根据本公开的一些实施例的用于存储器子系统(例如，图1的存储器子系统110)的实例BGA存储的框图。存储器子系统包含具有多个BGA组件212-1、……、212-N(BGA组件212)的存储器组件213。BGA组件212中的每一个可包含多个存储器块222-1、……、222-N(共同地或个别地称为多个存储器块222)，BGA组件控制器216-1、……、216-N(个别地或共同地称为BGA组件控制器216)和与多个存储器块222相邻(例如，在所述多个存储器块222下方)以管理多个存储器块222的固件(例如，BGA组件212可包含多个存储器块222-1、BGA组件控制器216-1和与存储块222-1相邻的固件等)。此外，每一BGA组件212可包含BGA组件接口214-1、……、214-N(个别地或共同地称为BGA组件接口214)。在一些实施例中，相应BGA组件212的多个存储器块222可与不同存储容量的存储器块交换。此外，BGA组件212中的每一相应者的多个存储器块222可包括多个竖直堆叠的NAND裸片。存储器组件213还可包含用以对BGA组件212执行存储器操作的处理装置236。存储器组件213包含用以将BGA组件212耦合到处理装置236的接口232。BGA组件212可经由多个BGA组件I/O通道228-1、……、228-N(个别地或共同地称为BGA组件I/O通道228)耦合到接口232，且处理装置236可经由多个处理装置I/O通道234-1、……、234-N(个别地或共同地称为处理装置I/O通道234)耦合到接口232。在一些实施例中，接口232为PCIe接口。
能够将BGA组件212的多个存储器块222与不同存储容量的存储器块交换可通过增加存储器子系统的可扩展性来使存储器子系统受益。如本文中所使用，术语“可扩展性”是指存储器子系统响应于应用程序和系统处理需求的改变而增加或降低性能的能力。存储器子系统的任务是存储增加量的数据和执行增加量的存储器操作。构建可扩展存储器子系统是满足此增加的需求的有成本效益的方式。可扩展存储器子系统允许将存储器子系统内的组件交换为可满足增加的需求而不会非预期地降低性能的存储器组件。在先前方法中，如果对存储器子系统的需求增加超过如当前构造的存储器子系统的性能的阈值，那么可更换不可扩展的存储器子系统。然而，更换整个存储器子系统比交换可扩展存储器子系统内的组件更耗时且昂贵。存储器子系统的可扩展性可为存储器子系统存储增加量的数据且对所述数据执行增加量的存储器操作而不会非预期地降低存储器子系统的性能的能力。存储器子系统的性能的非预期降低可至少包含带宽和/或存储容量的非预期减小。
将多个存储器块222中的至少一个与具有较高存储容量的存储器块中的至少一个交换可增加存储器子系统的可扩展性。举例来说，将多个存储器块222中的至少一个与具有较高存储容量的存储器块中的至少一个交换可增加所述BGA组件212的存储容量，而不会导致存储器子系统的性能的非预期降低。交换BGA组件212中的每一个中的多个存储器块222中的多个可导致存储器子系统中的存储容量的显著增加，而不会导致存储器子系统的性能的非预期降低。
增加BGA组件接口214的BGA组件I/O通道228还可增加存储器子系统的可扩展性。举例来说，将BGA组件接口214中的每一个的BGA组件I/O通道228从一个BGA组件I/O通道228增加到两个BGA组件I/O通道228可增加存储器子系统的可扩展性，这是因为增加量的BGA组件I/O通道228可增加可在特定时间段内从BGA组件212传送到处理装置236的数据量。此增加的传送数据的容量可允许存储器子系统满足对存储器子系统内的数据传送的增加的需求而不会非预期地降低性能。
相应BGA组件212中的每一个(例如，每一相应BGA组件212的BGA组件接口214)可包含多个信道以将所述相应BGA组件212的多个存储器块222耦合到BGA组件接口214。信道的带宽可至少取决于接口的类型(例如，BGA组件接口214)、接口的代和接口的I/O通道(例如，BGA组件I/O通道228)的数目。举例来说，接口的类型可为PCIe接口(例如，第四(4)代或第五(5)代PCIe接口)，且I/O通道的数目可为来自每一BGA组件212的一(1)个或两(2)个I/O通道的总和。在一些实施例中，多个信道可具有大于接口232的带宽的组合带宽。具有比接口232的带宽更大的带宽的多个信道的组合带宽是有益的，因为其允许接口232利用其完整带宽。如果多个信道的组合带宽小于接口232的带宽，那么接口232将仅能够与信道可将数据传送到接口232一样快的速度传送数据。这可导致以小于其可用带宽的速度传送数据的接口。
在一些实施例中，BGA组件212中的每一相应者的BGA组件控制器216位于所述相应BGA组件212的多个存储器块222下方。如图2中所展示，BGA组件控制器216可位于多个存储器块222与BGA组件接口214之间。BGA组件控制器216可执行存储器操作，其中对BGA组件212进行的存储器操作包括对存储在BGA组件212的多个存储器块222中的数据进行的计算操作。
图3是根据本公开的一些实施例的用于存储器子系统(例如，存储器子系统110)的实例BGA存储的另一框图。图3说明存储器组件313，其包含多个BGA组件312-1、312-2、……、312-N(个别地或共同地称为BGA组件312)和处理装置336。处理装置336可定位成非常接近多个BGA组件312。将处理装置336放置成非常接近多个BGA组件312可通过减少在处理装置336与多个BGA组件312中的任一个之间传送数据所需的时间量而为有益的。减少在处理装置336与多个BGA组件312之间传送数据所需的时间量可减少完成对从主机发送到存储器组件313的数据进行的存储器操作所需的时间量。
存储器组件313中的BGA组件312的量可变化。在一些实施例中，存储器组件313中可存在十六(16)个BGA组件，且在其它实施例中，存储器组件313中可存在三十三(32)个BGA组件。其它实施例可在存储器组件313中具有不同量的BGA组件312。存储器组件313中的BGA组件312的数目以及每一BGA组件312中的接口的类型可确定用于将BGA组件312耦合到接口(例如，图2中所展示的接口232)的I/O通道的数目。举例来说，如果六十四(64)个BGA组件312各自具有PCIe4(第四代PCIe)BGA组件接口，那么每一BGA组件312可使用两个I/O通道耦合到接口(例如，图2中的接口232)。因此，在此实例中，BGA组件312使用128个I/O通道耦合到接口。在其它实施例中，如果16个BGA组件312中的每一个使用PCIe5(第五代PCIe)BGA接口耦合到接口，那么每一BGA接口可使用一个I/O通道耦合到接口。在此实施例中，BGA组件312可使用16个I/O通道耦合到接口。
用于将BGA组件312耦合到接口的I/O通道的数目可取决于将每一BGA组件312内的存储器块耦合到每一BGA组件312的接口的信道的组合带宽。在一些实施例中，需要将存储器块耦合到BGA组件接口以具有大于一百(100)千兆字节/秒(GB/s)的组合带宽的信道。如果存储器组件接口是PCIE4接口，那么各自具有包含两个I/O通道的接口的64个BGA组件312可产生具有103GB/s的组合带宽的信道。然而，如果接口是PCIe5接口，那么各自具有包含一个I/O通道的接口的32个BGA组件312可产生具有103GB/s的组合带宽的信道。此外，如果64个BGA组件312各自使用一个I/O通道耦合到PCIe5接口，那么BGA组件312内的信道将具有148GB/s的组合带宽。
图4是根据本公开的一些实施例的用于存储器子系统的BGA存储的实例方法438的流程图。在操作442处，方法438可包含通过包含在存储器装置的存储器组件中的控制器对存储在存储器组件的多个BGA组件中的数据执行存储器操作，其中BGA组件中的每一相应者包含用以存储数据的多个存储器块和BGA组件控制器以及与多个存储器块相邻以管理对存储在多个存储器块中的数据执行的存储器操作的固件。举例来说，控制器、存储器组件、存储器装置和BGA组件可分别为图1的控制器136、存储器组件113、存储器装置130和BGA组件112。在一些实施例中，控制器可将与管理BGA组件中的每一相应者的多个存储器块相关联的存储器操作分配到所述相应BGA组件的BGA组件控制器。
在操作444处，方法438可包含将对数据执行的存储器操作的结果从包含在存储器组件中的控制器传送到与存储器组件可操作地耦合的额外控制器(例如，图1中所展示的存储器子系统控制器115)。在一些实施例中，可大体上同时将对存储在BGA组件中的每一个中的数据执行的存储器操作的结果从BGA组件控制器传送到包含在存储器组件中的控制器。对数据执行的存储器操作的结果可经由多个I/O通道从BGA组件传送到包含在存储器组件中的控制器。在一些实施例中，可调整BGA组件中的每一相应者与控制器之间的I/O通道的带宽。在一些实施例中，可通过修改I/O通道的数目、修改I/O通道的类型或这两者来调整I/O通道的带宽。如上文所陈述，每一BGA组件接口可具有一个或两个I/O通道，且I/O通道的类型可为至少PCIe4或PCIe5接口。
在操作446处，可将对数据执行的存储器操作的结果从额外控制器传送到主机。可经由将额外控制器耦合到主机的接口传送结果。将结果传送到主机会减少数据传送的持续时间，这是因为将存储器操作的结果传送到主机而不是将原始数据传送到主机。将存储器操作的结果传送到主机而不是将原始数据传送到主机会减少数据传送的持续时间，这是因为存储器操作的结果可包含比原始数据少的数据。传送较少数据可导致数据传送的持续时间的减少。此数据传送的持续时间的减少可导致存储器子系统内完成存储器操作的时间长度的减小。
图5是本公开的实施例可在其中操作的实例计算机系统500的框图。举例来说，图5说明计算机系统500的实例机器，在所述实例机器内可执行用于使所述机器执行本文中所论述的方法中的任何一或多种的指令集。在一些实施例中，计算机系统500可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的存储器组件113的操作)。在替代实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云端计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
所述机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够执行(循序或以其它方式)指定待由所述机器采取的动作的指令集的任何机器。此外，虽然说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行指令的集合(或多个集合)以执行本文中所论述的方法中的任何一或多种。
实例计算机系统500包含处理装置502、主存储器504(例如，只读存储器(ROM)、快闪存储器、如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等动态随机存取存储器(DRAM))、静态存储器506(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统518，其经由总线530彼此通信。
处理装置502表示一或多个通用处理装置，如微处理器、中央处理单元等。更具体地说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置502还可为一或多个专用处理装置，如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置502配置成执行指令526以用于执行本文中所论述的操作和步骤。计算机系统500可进一步包含网络接口装置508以经由网络520通信。
数据存储系统518可包含机器可读存储媒体524(也称为计算机可读媒体)，在所述机器可读存储媒体上存储有一或多组指令526或体现本文中所描述的方法或功能中的任何一或多个的软件。指令526还可在其由计算机系统500执行期间完全或至少部分地驻留在主存储器504内和/或处理装置502内，主存储器504和处理装置502也构成机器可读存储媒体。机器可读存储媒体524、数据存储系统518和/或主存储器504可对应于图1的存储器子系统110。
在一个实施例中，指令526包含用以实施对应于控制器536的功能性的指令，所述控制器536可为例如图1的存储器组件113的控制器136。虽然在实例实施例中将机器可读存储媒体524展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多个指令集的单个媒体或多个媒体。还应认为术语“机器可读存储媒体”包含能够存储或编码供机器执行的指令集且使得机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
已依据对计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给本领域的其它技术人员的方式。算法在这里且通常认为是引起所期望的结果的操作的自洽序列。操作为要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、术语、数字等是方便的。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅是应用于这些量的方便标签。本公开可指将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操控和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
本文中呈现的算法和显示在本质上与任何特定的计算机或其它设备无关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。将了解，可使用多种编程语言来实施如本文中所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
在前文说明书中，已参考其特定实例实施例描述了本公开的实施例。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广泛精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

Claims (20)

1.一种设备，其包括：
存储器组件(113,213,313)，其具有多个球栅阵列BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者包含：
多个存储器块(222-1,221-N)；以及
BGA组件控制器(216-1,216-N)和固件，所述固件与所述多个存储器块(222-1,221-N)相邻以管理所述多个存储器块(222-1,221-N)；以及
处理装置(136,236,336)，其包含在所述存储器组件(113,213,313)中，用以对所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)执行存储器操作。
2.根据权利要求1所述的设备，其中相应BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)的所述多个存储器块(222-1,221-N)中的每一个可与不同存储容量的存储器块(222-1,221-N)交换。
3.根据权利要求1所述的设备，其中所述存储器组件(113,213,313)包含用以将所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)耦合到所述处理装置(136,236,336)的接口(232)。
4.根据权利要求1至3中任一权利要求所述的设备，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者包含多个信道以将所述相应BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)的所述多个存储器块(222-1,221-N)耦合到BGA组件接口(214-1,214-N)。
5.根据权利要求4所述的设备，其中所述多个信道具有大于所述接口(232)的带宽的组合带宽。
6.根据权利要求1至3中任一权利要求所述的设备，其中所述接口(232)为外围组件互连高速PCIe接口。
7.根据权利要求1至3中任一权利要求所述的设备，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者的所述BGA组件控制器(216-1,216-N)位于所述相应BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)的所述多个存储器块(222-1,221-N)下方。
8.根据权利要求1至3中任一权利要求所述的设备，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者的所述多个存储器块(222-1,221-N)包括多个竖直堆叠的NAND裸片。
9.根据权利要求1至3中任一权利要求所述的设备，其中对所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)进行的所述存储器操作包括对存储在所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)的所述多个存储器块(222-1,221-N)中的数据进行的计算操作。
10.一种方法，其包括：
通过包含在存储器装置的存储器组件(113,213,313)中的控制器(136,236,336)对存储在所述存储器组件(113,213,313)的多个球栅阵列BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的数据执行存储器操作，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者包含：
多个存储器块(222-1,221-N)，其用以存储所述数据；以及
BGA组件控制器(216-1,216-N)和固件，所述固件与所述多个存储器块(222-1,221-N)相邻以管理对存储在所述多个存储器块(222-1,221-N)中的所述数据执行的所述存储器操作；
将对所述数据执行的所述存储器操作的结果从包含在所述存储器组件(113,213,313)中的所述控制器(136,236,336)传送到与所述存储器组件(113,213,313)可操作地耦合的额外控制器；以及
将对所述数据执行的所述存储器操作的所述结果从所述额外控制器传送到主机(120)。
11.根据权利要求10所述的方法，其进一步包括调整所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者与所述控制器(136,236,336)之间的输入/输出I/O通道的带宽。
12.根据权利要求10至11中任一权利要求所述的方法，其进一步包括通过修改所述I/O通道的数目、修改所述I/O通道的类型或这两者来调整所述I/O通道的所述带宽。
13.根据权利要求10至11中任一权利要求所述的方法，其进一步包括通过所述控制器(136,236,336)将与管理所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者的所述多个存储器块(222-1,221-N)相关联的存储器操作分配到所述相应BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)的所述BGA组件控制器(216-1,216-N)。
14.根据权利要求10至11中任一权利要求所述的方法，其进一步包括大体上同时将对存储在所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一个中的所述数据执行的所述存储器操作的所述结果从BGA组件控制器(216-1,216-N)传送到包含在所述存储器组件(113,213,313)中的所述控制器(136,236,336)。
15.一种设备，其包括：
存储器组件(113,213,313)，其具有多个球栅阵列BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者包含：
多个NAND存储器块(222-1,221-N)；以及
BGA组件控制器(216-1,216-N)和固件，所述固件与所述多个NAND存储器块(222-1,221-N)相邻以管理所述多个NAND存储器块(222-1,221-N)；
处理装置(136,236,336)，其包含在所述存储器组件(113,213,313)中，用以对所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)执行存储器操作；
控制器，其可操作地与所述存储器组件(113,213,313)耦合以管理在主机(120)与所述多个BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)之间传送的数据；以及
接口(232)，其包含在所述存储器组件(113,213,313)中，所述接口包括多个输入/输出I/O通道以将所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)耦合到所述处理装置(136,236,336)。
16.根据权利要求15所述的设备，其中所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应者的所述BGA组件控制器(216-1,216-N)将独立地管理所述相应BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)中的每一相应NAND存储器块。
17.根据权利要求15至16中任一权利要求所述的设备，其中：
所述控制器将执行对应于来自所述主机(120)的请求的主机(120)请求操作；且
所述主机(120)请求操作与由所述处理装置(136,236,336)执行的所述存储器操作不同。
18.根据权利要求15至16中任一权利要求所述的设备，其中：
所述控制器将从所述主机(120)接收对所述BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)执行存储器操作的请求；且
所述控制器将把所述操作的结果传送到所述主机(120)。
19.根据权利要求15至16中任一权利要求所述的设备，其中所述处理装置(136,236,336)和所述多个BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)位于同一存储器芯片上。
20.根据权利要求15至16中任一权利要求所述的设备，其中所述处理装置(136,236,336)和所述多个BGA组件(112-1,112-N,212-1,212-N,312-1,312-2,312-N)位于不同存储器芯片上。
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